JPH0786421A - 相補型ｍｏｓトランジスタ及びその製造方法 - Google Patents
相補型ｍｏｓトランジスタ及びその製造方法Info
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- JPH0786421A JPH0786421A JP5226972A JP22697293A JPH0786421A JP H0786421 A JPH0786421 A JP H0786421A JP 5226972 A JP5226972 A JP 5226972A JP 22697293 A JP22697293 A JP 22697293A JP H0786421 A JPH0786421 A JP H0786421A
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Abstract
(57)【要約】
【目的】 相補型ＭＯＳトランジスタに関し、Ｐ型とＮ
型の二つの導電型領域を有するゲート電極用シリコン層
のＰ型及びＮ型不純物の相互拡散を防止し、また、シリ
コン層のＰ／Ｎ接合部に電流が流れないようにして、ゲ
ート電極の寄生抵抗の増加や内部電位差による電圧降下
を防ぐとともに、しきい値電圧の変動を小さくするよう
に改良した相補型ＭＯＳトランジスタを提供する。 【構成】 シリコン層６とシリサイド層７との積層膜よ
りなるゲート電極のシリサイド層７は、シリコン層６の
Ｐ／Ｎ接合部上部において除去されて開口８が形成され
ており、全面に、この開口８上に開口１３を有する絶縁
膜１２が形成され、この開口１３を埋めて金属電極１４
が形成されている相補型ＭＯＳトランジスタ。
型の二つの導電型領域を有するゲート電極用シリコン層
のＰ型及びＮ型不純物の相互拡散を防止し、また、シリ
コン層のＰ／Ｎ接合部に電流が流れないようにして、ゲ
ート電極の寄生抵抗の増加や内部電位差による電圧降下
を防ぐとともに、しきい値電圧の変動を小さくするよう
に改良した相補型ＭＯＳトランジスタを提供する。 【構成】 シリコン層６とシリサイド層７との積層膜よ
りなるゲート電極のシリサイド層７は、シリコン層６の
Ｐ／Ｎ接合部上部において除去されて開口８が形成され
ており、全面に、この開口８上に開口１３を有する絶縁
膜１２が形成され、この開口１３を埋めて金属電極１４
が形成されている相補型ＭＯＳトランジスタ。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ及びその製造方法に関する。
スタ及びその製造方法に関する。
【０００２】
【従来の技術】従来の相補型ＭＯＳトランジスタの断面
図を図１１に示す。図において、１はＰ型シリコン基板
であり、２はフィールド絶縁膜であり、３はＮ型ウェル
であり、４はＰ型ウェルであり、５はゲート絶縁膜であ
り、６は多結晶シリコン層であり、Ｐチャネルトランジ
スタ領域ではＰ型不純物が、また、Ｎチャネルトランジ
スタ領域ではＮ型不純物が導入されている。７はシリサ
イド層であり多結晶シリコン層６とともにゲート電極を
構成している。１２は絶縁膜であり、１４はアルミニウ
ム電極である。
図を図１１に示す。図において、１はＰ型シリコン基板
であり、２はフィールド絶縁膜であり、３はＮ型ウェル
であり、４はＰ型ウェルであり、５はゲート絶縁膜であ
り、６は多結晶シリコン層であり、Ｐチャネルトランジ
スタ領域ではＰ型不純物が、また、Ｎチャネルトランジ
スタ領域ではＮ型不純物が導入されている。７はシリサ
イド層であり多結晶シリコン層６とともにゲート電極を
構成している。１２は絶縁膜であり、１４はアルミニウ
ム電極である。
【０００３】初期の相補型ＭＯＳトランジスタのゲート
電極には、ＰチャネルトランジスタもＮチャネルトラン
ジスタもともにＮ型不純物が導入され、また、Ｐチャネ
ルトランジスタにはしきい値電圧制御のためにチャネル
領域にＰ型不純物が低濃度に導入された埋め込みチャネ
ル型トランジスタが使用されていた。ところが、微細化
が進んでゲート長が短くなると、埋め込みチャネル型ト
ランジスタの場合には短チャネル効果によるしきい値電
圧の低下とソース・ドレイン間の耐圧の低下と云う問題
が発生するようになった。
電極には、ＰチャネルトランジスタもＮチャネルトラン
ジスタもともにＮ型不純物が導入され、また、Ｐチャネ
ルトランジスタにはしきい値電圧制御のためにチャネル
領域にＰ型不純物が低濃度に導入された埋め込みチャネ
ル型トランジスタが使用されていた。ところが、微細化
が進んでゲート長が短くなると、埋め込みチャネル型ト
ランジスタの場合には短チャネル効果によるしきい値電
圧の低下とソース・ドレイン間の耐圧の低下と云う問題
が発生するようになった。
【０００４】そこで、この問題を解決するために埋め込
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタが採用され
るようになった。ところで、Ｐ型の表面チャネル型トラ
ンジスタのしきい値電圧を制御するには、仕事関数の関
係からゲート電極の導電型を従来のＮ型からＰ型に変え
る必要がある。
みチャネル型トランジスタに代えてチャネル領域に不純
物を導入しない表面チャネル型トランジスタが採用され
るようになった。ところで、Ｐ型の表面チャネル型トラ
ンジスタのしきい値電圧を制御するには、仕事関数の関
係からゲート電極の導電型を従来のＮ型からＰ型に変え
る必要がある。
【０００５】一方、ゲート電極の抵抗を低減するため、
ゲート電極には多結晶シリコン層とメタルシリサイド層
との積層膜が広く使用されている。
ゲート電極には多結晶シリコン層とメタルシリサイド層
との積層膜が広く使用されている。
【０００６】このように、相補型ＭＯＳトランジスタの
共通のゲート電極には、Ｐ型とＮ型の二つの導電型領域
を有する多結晶シリコン層とシリサイド層との積層膜、
すなわち、デュアルポリサイドゲート構造が使用されて
いる。
共通のゲート電極には、Ｐ型とＮ型の二つの導電型領域
を有する多結晶シリコン層とシリサイド層との積層膜、
すなわち、デュアルポリサイドゲート構造が使用されて
いる。
【０００７】
【発明が解決しようとする課題】ところが、シリサイド
中の不純物拡散係数は多結晶シリコン中に比べて２０〜
５０倍程度と大きいため、シリサイド層７を介して多結
晶シリコン層６の中の不純物が相互に拡散し、多結晶シ
リコン層６の中の不純物濃度が低下すると云う問題が発
生する。シリサイド層７と多結晶シリコン層６との界面
における不純物濃度が低下すると、シリサイド層７と多
結晶シリコン層６との間のコンタクト抵抗が増大してゲ
ート電極に寄生する抵抗の増大を招き、また、多結晶シ
リコン層６の中の不純物濃度が低下するとフェルミ準位
が変動してしきい値電圧の変動を招くことになる。
中の不純物拡散係数は多結晶シリコン中に比べて２０〜
５０倍程度と大きいため、シリサイド層７を介して多結
晶シリコン層６の中の不純物が相互に拡散し、多結晶シ
リコン層６の中の不純物濃度が低下すると云う問題が発
生する。シリサイド層７と多結晶シリコン層６との界面
における不純物濃度が低下すると、シリサイド層７と多
結晶シリコン層６との間のコンタクト抵抗が増大してゲ
ート電極に寄生する抵抗の増大を招き、また、多結晶シ
リコン層６の中の不純物濃度が低下するとフェルミ準位
が変動してしきい値電圧の変動を招くことになる。
【０００８】このような不純物の拡散を防止する手段と
して、図１２に示すように、多結晶シリコン層６のＰ／
Ｎ接合部上部においてシリサイド層７を分離する構造が
あるが、シリサイド層７を分離すると多結晶シリコン層
６のＰ／Ｎ接合を介してゲート電流が流れることにな
り、それにより抵抗増大や内部電位差による電圧降下を
もたらすようになる。
して、図１２に示すように、多結晶シリコン層６のＰ／
Ｎ接合部上部においてシリサイド層７を分離する構造が
あるが、シリサイド層７を分離すると多結晶シリコン層
６のＰ／Ｎ接合を介してゲート電流が流れることにな
り、それにより抵抗増大や内部電位差による電圧降下を
もたらすようになる。
【０００９】本発明の目的は、これらの欠点を解消する
ことにあり、ゲート電極がシリコン層とシリサイド層と
の積層膜よりなり、Ｐチャネルトランジスタのゲート電
極をなすシリコン層にはＰ型不純物が導入され、Ｎチャ
ネルトランジスタのゲート電極をなすシリコン層にはＮ
型不純物が導入されている相補型ＭＯＳトランジスタに
おいて、シリコン層に導入されているＰ型及びＮ型不純
物の相互拡散を防止し、また、シリコン層のＰ／Ｎ接合
部に電流が流れないようにして、ゲート電極の寄生抵抗
の増加や内部電位差による電圧降下を防ぐとともに、し
きい値電圧の変動を小さくするように改良した相補型Ｍ
ＯＳトランジスタとその製造方法とを提供することにあ
る。
ことにあり、ゲート電極がシリコン層とシリサイド層と
の積層膜よりなり、Ｐチャネルトランジスタのゲート電
極をなすシリコン層にはＰ型不純物が導入され、Ｎチャ
ネルトランジスタのゲート電極をなすシリコン層にはＮ
型不純物が導入されている相補型ＭＯＳトランジスタに
おいて、シリコン層に導入されているＰ型及びＮ型不純
物の相互拡散を防止し、また、シリコン層のＰ／Ｎ接合
部に電流が流れないようにして、ゲート電極の寄生抵抗
の増加や内部電位差による電圧降下を防ぐとともに、し
きい値電圧の変動を小さくするように改良した相補型Ｍ
ＯＳトランジスタとその製造方法とを提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的のうち、第１
の目的（相補型ＭＯＳトランジスタ）は、単一の半導体
基板（１）上に、相互に異なる導電型領域（３・４）を
有し、各領域毎に相異なる導電型チャネルの電界効果ト
ランジスタを有する相補型ＭＯＳトランジスタにおい
て、ゲート電極（９）はシリコン層（６）とシリサイド
層（７）との積層膜よりなり、Ｐチャネルトランジスタ
形成領域の前記のシリコン層（６）にはＰ型不純物が導
入され、Ｎチャネルトランジスタ形成領域の前記のシリ
コン層（６）にはＮ型不純物が導入されており、前記の
シリサイド層（７）は、前記のシリコン層（６）のＰ型
不純物導入領域とＮ型不純物導入領域とのＰ／Ｎ接合部
上部において除去されて開口（８）が形成されており、
全面に、前記のシリサイド層（７）の前記の開口（８）
上に開口（１３）を有する絶縁膜（１２）が形成され、
この開口（１３）内に金属電極（１４）を有する相補型
ＭＯＳトランジスタによって達成される。
の目的（相補型ＭＯＳトランジスタ）は、単一の半導体
基板（１）上に、相互に異なる導電型領域（３・４）を
有し、各領域毎に相異なる導電型チャネルの電界効果ト
ランジスタを有する相補型ＭＯＳトランジスタにおい
て、ゲート電極（９）はシリコン層（６）とシリサイド
層（７）との積層膜よりなり、Ｐチャネルトランジスタ
形成領域の前記のシリコン層（６）にはＰ型不純物が導
入され、Ｎチャネルトランジスタ形成領域の前記のシリ
コン層（６）にはＮ型不純物が導入されており、前記の
シリサイド層（７）は、前記のシリコン層（６）のＰ型
不純物導入領域とＮ型不純物導入領域とのＰ／Ｎ接合部
上部において除去されて開口（８）が形成されており、
全面に、前記のシリサイド層（７）の前記の開口（８）
上に開口（１３）を有する絶縁膜（１２）が形成され、
この開口（１３）内に金属電極（１４）を有する相補型
ＭＯＳトランジスタによって達成される。
【００１１】また、前記のＰチャネルトランジスタ形成
領域のシリサイド層（７）はＰ型不純物の導入された第
２のシリコン層（１５）で被覆され、前記のＮチャネル
トランジスタ形成領域のシリサイド層（７）はＮ型不純
物の導入された第２のシリコン層（１５）で被覆されて
いてもよい。
領域のシリサイド層（７）はＰ型不純物の導入された第
２のシリコン層（１５）で被覆され、前記のＮチャネル
トランジスタ形成領域のシリサイド層（７）はＮ型不純
物の導入された第２のシリコン層（１５）で被覆されて
いてもよい。
【００１２】上記の目的のうち、第２の目的（相補型Ｍ
ＯＳトランジスタの製造方法）は、半導体基板（１）上
に相互に隣接してＮ型ウェル（３）とＰ型ウェル（４）
とを形成し、ゲート絶縁膜（５）を形成し、シリコン層
（６）を形成した後、前記のＮ型ウェル（３）上にはＰ
型不純物を導入し、前記のＰ型ウェル（４）上にはＮ型
不純物を導入し、シリサイド層（７）を形成し、前記の
Ｐ型不純物が導入されたシリコン層（６）と前記のＮ型
不純物が導入されたシリコン層（６）との接合部近傍か
ら前記のシリサイド層（７）を除去して開口（８）を形
成し、前記のＮ型ウェル（３）とＰ型ウェル（４）とを
繋ぐ帯状領域上を残して前記のシリサイド層（７）とシ
リコン層（６）とゲート絶縁膜（５）とを除去してゲー
ト電極（９）を形成し、前記のＮ型ウェル（３）にＰ型
不純物を導入してＰチャネルトランジスタのソース・ド
レイン（１０）を形成し、前記のＰ型ウェル（４）にＮ
型不純物を導入してＮチャネルトランジスタのソース・
ドレイン（１１）を形成し、全面に層間絶縁膜（１２）
を形成し、前記の開口（８）上から前記の層間絶縁膜
（１２）を除去して開口（１３）を形成し、この開口
（１３）中にゲート電極（１４）を形成する工程を有す
る相補型ＭＯＳトランジスタの製造方法によって達成さ
れる。
ＯＳトランジスタの製造方法）は、半導体基板（１）上
に相互に隣接してＮ型ウェル（３）とＰ型ウェル（４）
とを形成し、ゲート絶縁膜（５）を形成し、シリコン層
（６）を形成した後、前記のＮ型ウェル（３）上にはＰ
型不純物を導入し、前記のＰ型ウェル（４）上にはＮ型
不純物を導入し、シリサイド層（７）を形成し、前記の
Ｐ型不純物が導入されたシリコン層（６）と前記のＮ型
不純物が導入されたシリコン層（６）との接合部近傍か
ら前記のシリサイド層（７）を除去して開口（８）を形
成し、前記のＮ型ウェル（３）とＰ型ウェル（４）とを
繋ぐ帯状領域上を残して前記のシリサイド層（７）とシ
リコン層（６）とゲート絶縁膜（５）とを除去してゲー
ト電極（９）を形成し、前記のＮ型ウェル（３）にＰ型
不純物を導入してＰチャネルトランジスタのソース・ド
レイン（１０）を形成し、前記のＰ型ウェル（４）にＮ
型不純物を導入してＮチャネルトランジスタのソース・
ドレイン（１１）を形成し、全面に層間絶縁膜（１２）
を形成し、前記の開口（８）上から前記の層間絶縁膜
（１２）を除去して開口（１３）を形成し、この開口
（１３）中にゲート電極（１４）を形成する工程を有す
る相補型ＭＯＳトランジスタの製造方法によって達成さ
れる。
【００１３】また、前記の開口（８）を形成した後、第
２のシリコン層（１５）を形成し、前記のＮ型ウェル
（３）上にはＰ型不純物を導入し、前記のＰ型ウェル
（４）上にはＮ型不純物を導入する工程を付加してもよ
い。
２のシリコン層（１５）を形成し、前記のＮ型ウェル
（３）上にはＰ型不純物を導入し、前記のＰ型ウェル
（４）上にはＮ型不純物を導入する工程を付加してもよ
い。
【００１４】
【作用】Ｐ型不純物が導入されたシリコン層６とＮ型不
純物が導入されたシリコン層６とのＰ／Ｎ接合部上部に
おいてシリサイド層７が分離されているので、シリコン
層６中に導入されたＰ型及びＮ型不純物がシリサイド層
７を介して相互に拡散してシリコン層６中の不純物濃度
が低下することが防止される。また、シリコン層６のＰ
／Ｎ接合部上部において分離されたシリサイド層７は金
属電極１４を介して相互に接続されているので、ゲート
電流は電極１４を介して流れるようになり、シリコン層
６のＰ／Ｎ接合部を介して流れるのは抑制される。この
結果、ゲート電極の寄生抵抗の増加や内部電位差による
電圧降下を防ぐことができ、またしきい値電圧の変動も
小さくすることができる。
純物が導入されたシリコン層６とのＰ／Ｎ接合部上部に
おいてシリサイド層７が分離されているので、シリコン
層６中に導入されたＰ型及びＮ型不純物がシリサイド層
７を介して相互に拡散してシリコン層６中の不純物濃度
が低下することが防止される。また、シリコン層６のＰ
／Ｎ接合部上部において分離されたシリサイド層７は金
属電極１４を介して相互に接続されているので、ゲート
電流は電極１４を介して流れるようになり、シリコン層
６のＰ／Ｎ接合部を介して流れるのは抑制される。この
結果、ゲート電極の寄生抵抗の増加や内部電位差による
電圧降下を防ぐことができ、またしきい値電圧の変動も
小さくすることができる。
【００１５】なお、シリサイド層７を第２のシリコン層
１５で被覆すると、シリサイド層７の剥離防止に有効で
あるとともに、金属電極とシリコン層との接触抵抗は金
属電極とシリサイド層との接触抵抗よりも小さいので、
ゲート抵抗の低減に有効である。
１５で被覆すると、シリサイド層７の剥離防止に有効で
あるとともに、金属電極とシリコン層との接触抵抗は金
属電極とシリサイド層との接触抵抗よりも小さいので、
ゲート抵抗の低減に有効である。
【００１６】
【実施例】以下、図面を参照して、本発明の五つの実施
例に係る相補型ＭＯＳトランジスタの製造方法について
説明する。
例に係る相補型ＭＯＳトランジスタの製造方法について
説明する。
【００１７】第１例 図２参照 Ｐ型シリコン基板１のＰチャネルトランジスタとＮチャ
ネルトランジスタとの形成領域を除く領域にフィールド
絶縁膜２を形成し、Ｐチャネルトランジスタ形成領域の
Ｐ型シリコン基板１にリン等のＮ型不純物を導入してＮ
型ウェル３を形成し、Ｎチャネルトランジスタ形成領域
のＰ型シリコン基板１にボロン等のＰ型不純物を導入し
てＰ型ウェル４を形成する。
ネルトランジスタとの形成領域を除く領域にフィールド
絶縁膜２を形成し、Ｐチャネルトランジスタ形成領域の
Ｐ型シリコン基板１にリン等のＮ型不純物を導入してＮ
型ウェル３を形成し、Ｎチャネルトランジスタ形成領域
のＰ型シリコン基板１にボロン等のＰ型不純物を導入し
てＰ型ウェル４を形成する。
【００１８】図３参照 全面を酸化してゲート絶縁膜５を形成した後、ＣＶＤ法
を使用してアモルファスシリコン層６を形成し、Ｐチャ
ネルトランジスタ形成領域のアモルファスシリコン層６
にはボロン等のＰ型不純物を、また、Ｎチャネルトラン
ジスタ形成領域のアモルファスシリコン層６にはリン等
のＮ型不純物を、それぞれ選択的にイオン注入する。次
いで、ＣＶＤ法を使用してアモルファスシリコン層６上
にタングステンシリサイド層７を形成する。
を使用してアモルファスシリコン層６を形成し、Ｐチャ
ネルトランジスタ形成領域のアモルファスシリコン層６
にはボロン等のＰ型不純物を、また、Ｎチャネルトラン
ジスタ形成領域のアモルファスシリコン層６にはリン等
のＮ型不純物を、それぞれ選択的にイオン注入する。次
いで、ＣＶＤ法を使用してアモルファスシリコン層６上
にタングステンシリサイド層７を形成する。
【００１９】図４参照 Ｐ型不純物の導入されたアモルファスシリコン層６とＮ
型不純物の導入されたアモルファスシリコン層６とのＰ
／Ｎ接合部上部からタングステンシリサイド層７を除去
して開口８を形成する。
型不純物の導入されたアモルファスシリコン層６とのＰ
／Ｎ接合部上部からタングステンシリサイド層７を除去
して開口８を形成する。
【００２０】図５参照 タングステンシリサイド層７とアモルファスシリコン層
６とゲート絶縁膜５とを順次パターニングして、図５の
平面図に示すように、タングステンポリサイドからなる
ゲート電極９を形成するとともに、ゲート電極形成領域
を除く領域のＰ型シリコン基板を露出する。次いで、Ｐ
チャネルトランジスタ形成領域のＮ型ウェル３にゲート
電極９を挟んでボロン等のＰ型不純物を選択的にイオン
注入してＰ型ソース・ドレイン１０を形成し、Ｎチャネ
ルトランジスタ形成領域のＰ型ウェルにゲート電極９を
挟んでリン等のＮ型不純物を選択的にイオン注入してＮ
型ソース・ドレイン１１を形成する。
６とゲート絶縁膜５とを順次パターニングして、図５の
平面図に示すように、タングステンポリサイドからなる
ゲート電極９を形成するとともに、ゲート電極形成領域
を除く領域のＰ型シリコン基板を露出する。次いで、Ｐ
チャネルトランジスタ形成領域のＮ型ウェル３にゲート
電極９を挟んでボロン等のＰ型不純物を選択的にイオン
注入してＰ型ソース・ドレイン１０を形成し、Ｎチャネ
ルトランジスタ形成領域のＰ型ウェルにゲート電極９を
挟んでリン等のＮ型不純物を選択的にイオン注入してＮ
型ソース・ドレイン１１を形成する。
【００２１】図１参照 全面に層間絶縁膜１２を形成し、タングステンシリサイ
ド層７の開口８上から層間絶縁膜１２を除去して、層間
絶縁膜１２に開口１３を形成し、この開口１３を埋めて
全面にアルミニウム膜を形成し、これをパターニングし
て開口１３内に電極１４を形成する。
ド層７の開口８上から層間絶縁膜１２を除去して、層間
絶縁膜１２に開口１３を形成し、この開口１３を埋めて
全面にアルミニウム膜を形成し、これをパターニングし
て開口１３内に電極１４を形成する。
【００２２】なお、アモルファスシリコン層６に代えて
多結晶シリコン層を形成してもよい。
多結晶シリコン層を形成してもよい。
【００２３】第２例 図６参照 第１例において実施した、図２・図３・図４に示す工程
と同一の工程を実行した後、ＣＶＤ法を使用して開口８
内を埋めてタングステンシリサイド層７上に第２のアモ
ルファスシリコン層１５を形成し、Ｐチャネルトランジ
スタ形成領域上の第２のアモルファスシリコン層１５に
はボロン等のＰ型不純物を、また、Ｎチャネルトランジ
スタ形成領域上の第２のアモルファスシリコン層１５に
はリン等のＮ型不純物をそれぞれ選択的にイオン注入す
る。第１例に準じて、第２のアモルファスシリコン層１
５とタングステンシリサイド層７とアモルファスシリコ
ン層６とゲート絶縁膜５とを順次パターニングしてタン
グステンポリサイドからなるゲート電極を形成するとと
もにゲート電極形成領域を除く領域のＰ型シリコン基板
を露出する。
と同一の工程を実行した後、ＣＶＤ法を使用して開口８
内を埋めてタングステンシリサイド層７上に第２のアモ
ルファスシリコン層１５を形成し、Ｐチャネルトランジ
スタ形成領域上の第２のアモルファスシリコン層１５に
はボロン等のＰ型不純物を、また、Ｎチャネルトランジ
スタ形成領域上の第２のアモルファスシリコン層１５に
はリン等のＮ型不純物をそれぞれ選択的にイオン注入す
る。第１例に準じて、第２のアモルファスシリコン層１
５とタングステンシリサイド層７とアモルファスシリコ
ン層６とゲート絶縁膜５とを順次パターニングしてタン
グステンポリサイドからなるゲート電極を形成するとと
もにゲート電極形成領域を除く領域のＰ型シリコン基板
を露出する。
【００２４】図７参照 以下、第１例と同様にしてソース・ドレインを形成した
後、層間絶縁膜１２を形成し、Ｐ型不純物の導入された
第２のアモルファスシリコン層１５とＮ型不純物の導入
された第２のアモルファスシリコン層１５とのＰ／Ｎ接
合部上部に開口を形成し、この開口内にアルミニウム電
極１４を形成する。
後、層間絶縁膜１２を形成し、Ｐ型不純物の導入された
第２のアモルファスシリコン層１５とＮ型不純物の導入
された第２のアモルファスシリコン層１５とのＰ／Ｎ接
合部上部に開口を形成し、この開口内にアルミニウム電
極１４を形成する。
【００２５】第３例 図８参照 第２例における第２のアモルファスシリコン層１５を形
成する工程に先立ち、アモルファスシリコン層６のＰ／
Ｎ接合部上部に形成されたタングステンシリサイド層７
の開口８の側壁に二酸化シリコンよりなるサイドウォー
ル１６を形成することとし、その他の工程は第２例と同
一とする。
成する工程に先立ち、アモルファスシリコン層６のＰ／
Ｎ接合部上部に形成されたタングステンシリサイド層７
の開口８の側壁に二酸化シリコンよりなるサイドウォー
ル１６を形成することとし、その他の工程は第２例と同
一とする。
【００２６】第４例 図９参照 第２例において、アモルファスシリコン層６のＰ／Ｎ接
合部上部のタングステンシリサイド層７を除去して開口
８を形成するときに、下層のアモルファスシリコン層６
も同時に除去してフィールド絶縁膜２に達する開口を形
成することとし、その他の工程は第２例と同一とする。
合部上部のタングステンシリサイド層７を除去して開口
８を形成するときに、下層のアモルファスシリコン層６
も同時に除去してフィールド絶縁膜２に達する開口を形
成することとし、その他の工程は第２例と同一とする。
【００２７】第５例 図１０参照 第４例において、第２のアモルファスシリコン層１５を
形成するのに先立ち、タングステンシリサイド層７とア
モルファスシリコン層６とに形成された開口の側壁に二
酸化シリコンよりなるサイドウォール１６を形成するこ
ととし、その他の工程は第４例と同一とする。
形成するのに先立ち、タングステンシリサイド層７とア
モルファスシリコン層６とに形成された開口の側壁に二
酸化シリコンよりなるサイドウォール１６を形成するこ
ととし、その他の工程は第４例と同一とする。
【００２８】
【発明の効果】以上説明したとおり、本発明に係る相補
型ＭＯＳトランジスタにおいては、ゲート電極にシリコ
ン層とシリサイド層との積層膜が使用され、Ｐチャネル
トランジスタ形成領域のシリコン層にはＰ型不純物が導
入され、Ｎチャネルトランジスタ形成領域のシリコン層
にはＮ型不純物が導入されており、シリサイド層はシリ
コン層のＰ／Ｎ接合部上部において分離されてこの分離
された領域に電極が形成されているので、シリコン層に
導入された不純物がシリサイド層を介して相互に拡散す
ることが防止され、また、シリコン層のＰ／Ｎ接合部を
介してゲート電流が流れることが抑制される。この結
果、ゲート電極の寄生抵抗の増加や内部電位差による電
圧降下の発生が防止されるとともに、しきい値電圧の変
動も低減されて良質の相補型ＭＯＳトランジスタが形成
される。
型ＭＯＳトランジスタにおいては、ゲート電極にシリコ
ン層とシリサイド層との積層膜が使用され、Ｐチャネル
トランジスタ形成領域のシリコン層にはＰ型不純物が導
入され、Ｎチャネルトランジスタ形成領域のシリコン層
にはＮ型不純物が導入されており、シリサイド層はシリ
コン層のＰ／Ｎ接合部上部において分離されてこの分離
された領域に電極が形成されているので、シリコン層に
導入された不純物がシリサイド層を介して相互に拡散す
ることが防止され、また、シリコン層のＰ／Ｎ接合部を
介してゲート電流が流れることが抑制される。この結
果、ゲート電極の寄生抵抗の増加や内部電位差による電
圧降下の発生が防止されるとともに、しきい値電圧の変
動も低減されて良質の相補型ＭＯＳトランジスタが形成
される。
【図１】本発明の第１実施例に係る相補型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図２】本発明の第１実施例に係る相補型ＭＯＳトラン
ジスタの工程図である。
ジスタの工程図である。
【図３】本発明の第１実施例に係る相補型ＭＯＳトラン
ジスタの工程図である。
ジスタの工程図である。
【図４】本発明の第１実施例に係る相補型ＭＯＳトラン
ジスタの工程図である。
ジスタの工程図である。
【図５】本発明の第１実施例に係る相補型ＭＯＳトラン
ジスタの工程図である。
ジスタの工程図である。
【図６】本発明の第２実施例に係る相補型ＭＯＳトラン
ジスタの工程図である。
ジスタの工程図である。
【図７】本発明の第２実施例に係る相補型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図８】本発明の第３実施例に係る相補型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図９】本発明の第４実施例に係る相補型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図１０】本発明の第５実施例に係る相補型ＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１１】従来技術に係る相補型ＭＯＳトランジスタの
断面図である。
断面図である。
【図１２】従来技術に係る相補型ＭＯＳトランジスタの
断面図である。
断面図である。
１ シリコン基板 ２ フィールド絶縁膜 ３ Ｎウェル ４ Ｐウェル ５ ゲート絶縁膜 ６ シリコン層 ７ シリサイド層 ８ 開口 ９ ゲート電極 １０ Ｐ型ソース・ドレイン １１ Ｎ型ソース・ドレイン １２ 絶縁膜 １３ 開口 １４ 電極 １５ 第２のシリコン層 １６ サイドウォール
Claims (4)
- 【請求項１】 単一の半導体基板（１）上に、相互に異
なる導電型領域（３・４）を有し、各領域毎に相異なる
導電型チャネルの電界効果トランジスタを有する相補型
ＭＯＳトランジスタにおいて、 ゲート電極（９）はシリコン層（６）とシリサイド層
（７）との積層膜よりなり、 Ｐチャネルトランジスタ形成領域の前記シリコン層
（６）にはＰ型不純物が導入され、Ｎチャネルトランジ
スタ形成領域の前記シリコン層（６）にはＮ型不純物が
導入されてなり、 前記シリサイド層（７）は、前記シリコン層（６）のＰ
型不純物導入領域とＮ型不純物導入領域とのＰ／Ｎ接合
部上部において除去されて開口（８）が形成されてな
り、 全面に、前記シリサイド層（７）の前記開口（８）上に
開口（１３）を有する絶縁膜（１２）が形成され、該開
口（１３）を埋めて金属電極（１４）が形成されてなる
ことを特徴とする相補型ＭＯＳトランジスタ。 - 【請求項２】 請求項１記載の相補型ＭＯＳトランジス
タにおいて、 前記Ｐチャネルトランジスタ形成領域のシリサイド層
（７）はＰ型不純物の導入された第２のシリコン層（１
５）で被覆され、前記Ｎチャネルトランジスタ形成領域
のシリサイド層（７）はＮ型不純物の導入された第２の
シリコン層（１５）で被覆されてなることを特徴とする
相補型ＭＯＳトランジスタ。 - 【請求項３】半導体基板（１）上に相互に隣接してＮ型
ウェル（３）とＰ型ウェル（４）とを形成し、 ゲート絶縁膜（５）を形成し、 シリコン層（６）を形成した後、前記Ｎ型ウェル（３）
上にはＰ型不純物を導入し、前記Ｐ型ウェル（４）上に
はＮ型不純物を導入し、 シリサイド層（７）を形成し、 前記Ｐ型不純物が導入されたシリコン層（６）と前記Ｎ
型不純物が導入されたシリコン層（６）との接合部近傍
から前記シリサイド層（７）を除去して開口（８）を形
成し、 前記Ｎ型ウェル（３）とＰ型ウェル（４）とを繋ぐ帯状
領域上を残して前記シリサイド層（７）と前記シリコン
層（６）と前記ゲート絶縁膜（５）とを除去してゲート
電極（９）を形成し、 前記Ｎ型ウェル（３）にＰ型不純物を導入してＰチャネ
ルトランジスタのソース・ドレイン（１０）を形成し、
前記Ｐ型ウェル（４）にＮ型不純物を導入してＮチャネ
ルトランジスタのソース・ドレイン（１１）を形成し、 全面に層間絶縁膜（１２）を形成し、 前記開口（８）上から前記層間絶縁膜（１２）を除去し
て開口（１３）を形成し、 該開口（１３）中にゲート電極（１４）を形成する工程
を有することを特徴とする相補型ＭＯＳトランジスタの
製造方法。 - 【請求項４】前記開口（８）を形成した後、第２のシリ
コン層（１５）を形成し、前記Ｎ型ウェル（３）上には
Ｐ型不純物を導入し、前記Ｐ型ウェル（４）上にはＮ型
不純物を導入する工程が付加されてなることを特徴とす
る請求項３記載の相補型ＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226972A JPH0786421A (ja) | 1993-09-13 | 1993-09-13 | 相補型ｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226972A JPH0786421A (ja) | 1993-09-13 | 1993-09-13 | 相補型ｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786421A true JPH0786421A (ja) | 1995-03-31 |
Family
ID=16853507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226972A Withdrawn JPH0786421A (ja) | 1993-09-13 | 1993-09-13 | 相補型ｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6602746B2 (en) | 2000-09-05 | 2003-08-05 | Oki Electric Industry Co., Ltd. | Dual-gate CMOS semiconductor device manufacturing method |
| US6781207B2 (en) | 2001-12-11 | 2004-08-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
-
1993
- 1993-09-13 JP JP5226972A patent/JPH0786421A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6602746B2 (en) | 2000-09-05 | 2003-08-05 | Oki Electric Industry Co., Ltd. | Dual-gate CMOS semiconductor device manufacturing method |
| US6853039B2 (en) | 2000-09-05 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Dual-gate CMOS semiconductor device and dual-gate CMOS semiconductor device manufacturing method |
| US6781207B2 (en) | 2001-12-11 | 2004-08-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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