JPH0645594A

JPH0645594A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH0645594A
Application number: JP5872592A
Authority: JP
Inventors: Hiroyuki Uchiyama; 博之内山; Taku Yoneoka; 卓米岡; Hiroyuki Miyazawa; 弘幸宮沢; Kozo Watabe; 浩三渡部; Junji Ogishima; 淳史荻島; Yoshiyuki Kaneko; 義之金子; Masaichiro Asayama; 匡一郎朝山; Maki Nagao; 眞樹長尾; Naokatsu Suwauchi; 尚克諏訪内
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Instruments Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Instruments Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】ＭＩＳＦＥＴを有する半導体集積回路装置にお
いて、特性を向上する。また、歩留りを向上する。【構成】ＭＩＳＦＥＴＱのゲート電極の上部及び側壁に
耐酸化性膜４，６を設け、この耐酸化性膜４，６を介し
てゲート電極３の上部及び側壁に酸化膜５，８を設け
る。【効果】前記ゲート電極３の上部及び側壁の酸化膜５，
８を通して侵入する酸素の経路は、前記耐酸化性膜４，
６によって遮断されるので、ゲート電極３を構成する被
酸化性の導電膜の酸化を低減し、体積膨張による半導体
基板１の主面部での結晶欠陥の発生を低減することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴを有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ゲート電極の側部に酸化珪素膜で構成さ
れるサイドウォールスペーサを設け、ソース領域とドレ
イン領域を低濃度及び高濃度の半導体領域で構成した、
いわゆるＬＤＤ（Ｌightly Ｄoped Ｄrain）構造のＭ
ＩＳＦＥＴを有する半導体集積回路装置が使用されてい
る。前記ゲート電極は、多結晶珪素膜で構成されてい
る。また、このゲート電極の上部にも、酸化珪素膜が設
けられている。

【０００３】次に、前記ＬＤＤ構造のＭＩＳＦＥＴの形
成方法を簡単に説明する。

【０００４】まず、半導体基板の主面部にゲート絶縁膜
を形成する。この後、このゲート絶縁膜上にゲート電極
を構成する導電膜として多結晶珪素を形成する。この
後、この多結晶珪素膜上に酸化珪素膜を形成する。

【０００５】次に、前記酸化珪素膜、多結晶珪素膜の積
層膜をフォトリソグラフィ技術でパターンニングし、ゲ
ート電極を形成する。この後、このゲート電極をマスク
として不純物を半導体基板の主面部に導入し、低濃度の
半導体領域を形成する。

【０００６】次に、半導体基板の主面全面に、酸化珪素
膜を堆積する。この後、この酸化珪素膜をその堆積した
膜厚に相当する分異方性エッチングでエッチングし、前
記ゲート電極の側壁部にサイドウォールスペーサを形成
する。

【０００７】次に、前記ゲート電極及びサイドウォール
スペーサをマスクとして、半導体基板の主面部に不純物
を導入し、高濃度の半導体領域を形成する。以上の工程
の後、ソース領域、ドレイン領域及びゲート電極に接続
される電極の形成工程等を行なうことにより、前記ＭＩ
ＳＦＥＴは完成する。

【０００８】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【０００９】前記サイドウォールスペーサの形成後に、
熱酸化工程が行なわれる場合がある。例えば、ＳＲＡＭ
のメモリセルを有する半導体集積回路装置の場合、第１
層目のゲート材で駆動用ＭＩＳＦＥＴのゲート電極が構
成され、第２層目のゲート材で転送用ＭＩＳＦＥＴのゲ
ート電極が構成されている。この場合、第１層目のゲー
ト電極の側壁にサイドウォールスペーサを形成した後、
転送用ＭＩＳＦＥＴのゲート絶縁膜の形成工程が必要で
ある。この場合、転送用ＭＩＳＦＥＴのゲート絶縁膜を
形成するための熱酸化工程で、駆動用ＭＩＳＦＥＴのゲ
ート電極の上部の酸化珪素膜及びサイドウォールスペー
サが酸素の侵入経路になり、駆動用ＭＩＳＦＥＴのゲー
ト電極が酸化される。この結果、ゲート電極の酸化によ
る体積膨張によって応力が発生し、この応力によって、
半導体基板の主面部に結晶欠陥が発生する。半導体基板
の主面部に結晶欠陥が発生した場合、電流のリークが発
生するため、ＭＩＳＦＥＴの特性が劣化するという問題
があった。

【００１０】また、結晶欠陥が発生した場合、半導体集
積回路装置の歩留りが低下するという問題があった。

【００１１】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置において、特性を向上することが可能
な技術を提供することにある。

【００１２】また、前記半導体集積回路装置において、
歩留りを向上することが可能な技術を提供することにあ
る。

【００１３】また、ＳＲＡＭのメモリセルを有する半導
体集積回路装置において、信頼性を向上することが可能
な技術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１６】（１）被酸化性の導電膜で構成されるゲー
ト電極の上部及び側部に酸化膜が設けられたＭＩＳＦＥ
Ｔを有する半導体集積回路装置において、前記ゲート電
極と酸化膜との界面に耐酸化性膜を設ける。

【００１７】（２）被酸化性の導電膜で構成されるゲー
ト電極の上部及び側部に酸化膜が設けられたＭＩＳＦＥ
Ｔを有する半導体集積回路装置の製造方法において、半
導体基板の主面部に被酸化性の導電膜、耐酸化性膜、酸
化膜の夫々を順次積層する工程と、該積層された膜をパ
ターンニングしゲート電極を形成する工程と、該ゲート
電極を構成する導電膜の側壁部に選択的に耐酸化性膜を
形成する工程と、前記ゲート電極の側壁部に酸化膜を形
成する工程とを備える。

【００１８】（３）前記手段（１）のＭＩＳＦＥＴで、
ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴ及び駆動用
ＭＩＳＦＥＴを構成し、これらの転送用ＭＩＳＦＥＴ及
び駆動用ＭＩＳＦＥＴのゲート電極上に、他の駆動用Ｍ
ＩＳＦＥＴ又は転送用ＭＩＳＦＥＴのゲート電極を交差
させる。

【００１９】

【作用】前述した手段（１）によれば、前記耐酸化性膜
を設けたことにより、ゲート電極の上部及び側部の酸化
膜を侵入経路として侵入してきた酸素は、前記耐酸化性
膜によって浸入経路を阻まれ、ゲート電極の表面までは
到達しない。従って、ゲート電極を構成する被酸化性の
導電膜の酸化はほぼ完全に防止されるので、導電膜の酸
化を低減し、体積膨張を低減することができる。これに
より、体積膨張による応力のために、半導体基板主面部
で結晶欠陥が発生することは低減されるので、ＭＩＳＦ
ＥＴの特性は向上する。これにより、半導体集積回路装
置の特性を向上することができる。

【００２０】前述した手段（２）によれば、ゲート電極
の上部及び側部の酸化膜とゲート電極を構成する導電膜
との界面に、耐酸化性膜が形成されるので、前述した手
段（１）と同様の作用により、半導体基板の主面部での
結晶欠陥の発生が低減される。これより、半導体集積回
路装置の歩留りを向上することができる。

【００２１】前述した手段（３）によれば、例えば、第
２層目のゲート材で転送用ＭＩＳＦＥＴのゲート電極を
構成した場合、この転送用ＭＩＳＦＥＴのゲート絶縁膜
を形成する工程において、第１層目のゲート材でゲート
電極が構成される駆動用ＭＩＳＦＥＴのゲート電極の酸
化は、前述した手段（１）と同様の作用により低減され
る。従って、結晶欠陥によるリーク電流が低減されるの
で、リテンション（データ保持）特性を向上することが
できる。これにより、半導体集積回路装置の信頼性を向
上することができる。

【００２２】

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。

【００２３】〔実施例１〕本発明の実施例１の半導体集
積回路装置の構成を、図１（要部断面図）を用いて説明
する。

【００２４】図１に示すように、本実施例１の半導体集
積回路装置は、ｐ-型半導体基板１で構成されている。
このｐ-型半導体基板１は、例えば、単結晶珪素で構成
されている。

【００２５】前記ｐ-型半導体基板１の主面部には、Ｍ
ＩＳＦＥＴＱが設けられている。このＭＩＳＦＥＴＱ
は、主に、前記ｐ-型半導体基板１の主面に設けられた
ゲート絶縁膜２、このゲート絶縁膜２上に設けられたゲ
ート電極３、前記ｐ-型半導体基板１の主面部におい
て、このゲート電極３の側部に設けられた一対のソース
領域とドレイン領域から構成されている。前記ゲート絶
縁膜２は、例えば、酸化珪素膜で構成されている。前記
ゲート電極３は、例えば、多結晶珪素膜で構成されてい
る。

【００２６】前記ゲート電極３の上部及び側壁部には、
耐酸化性膜である窒化珪素膜４及び６が設けられてい
る。前記上部の窒化珪素膜４は、例えば、ＣＶＤ法また
は熱窒化法によって形成されている。前記側壁部の窒化
珪素膜６は、例えば、熱窒化法で形成されている。ま
た、前記ゲート電極３の上部及び側壁部には、前記窒化
珪素膜を介して、酸化珪素膜５及びサイドウォールスペ
ーサ８の夫々が設けられている。このサイドウォールス
ペーサ８は、例えば、酸化珪素膜で構成されている。

【００２７】前記ソース領域及びドレイン領域の夫々
は、一対のｎ+型半導体領域９及び一対のｎ-型半導体領
域７の夫々から構成されている。つまり、このＭＩＳＦ
ＥＴＱは、いわゆるＬＤＤ構造である。

【００２８】以上、説明したように、本実施例１の構成
によれば、耐酸化性膜である窒化珪素膜４及び６をゲー
ト電極３の上部及び側壁部に設けたことにより、ゲート
電極３の上部の酸化珪素膜５及びサイドウォールスペー
サ８を侵入経路として侵入してきた酸素は、前記窒化珪
素膜４及び６によって浸入経路を阻まれ、ゲート電極３
の表面までは到達しない。従って、ゲート電極３を構成
する多結晶珪素膜の酸化はほぼ完全に防止されるので、
多結晶珪素膜の酸化を低減し、体積膨張を低減すること
ができる。これにより、体積膨張による応力のために、
ｐ-型半導体基板１の主面部で結晶欠陥が発生すること
は低減されるので、ＭＩＳＦＥＴの特性は向上する。こ
れにより、半導体集積回路装置の特性を向上することが
できる。

【００２９】次に、前記半導体集積回路装置の製造方法
の一部を説明する。

【００３０】まず、ｐ-型半導体基板１の主面を熱酸化
し、ゲート絶縁膜２を形成する。この後、このゲート絶
縁膜２上に多結晶珪素膜３を形成する。

【００３１】次に、前記多結晶珪素膜３上に、窒化珪素
膜４を形成する。この窒化珪素膜４の形成は、ＣＶＤ法
または熱窒化法のいずれで行なっても良い。この後、図
２（製造工程の一部を示す要部断面図）に示すように、
この窒化珪素膜４上に、例えば、ＣＶＤ法で酸化珪素膜
５を形成する。

【００３２】次に、前記酸化珪素膜５、窒化珪素膜４と
多結晶珪素膜３の積層膜をフォトリソグラフィ技術でパ
ターンニングし、ゲート電極３を形成する。この後、熱
窒化を行ない、図３（製造工程の一部を示す要部断面
図）に示すように、前記ゲート電極５を構成する多結晶
珪素膜の側壁部に、選択的に窒化珪素膜６を形成する。
この窒化珪素膜６の形成を熱窒化で行なうことにより、
ゲート電極３を構成する多結晶珪素膜の側壁のみが窒化
されるので、選択的に窒化珪素膜６を形成することがで
きる。

【００３３】次に、主に、前記酸化珪素膜５を不純物導
入用のマスクとして、前記ｐ-型半導体基板１の主面部
に不純物を導入し、一対のｎ-型半導体領域７を形成す
る。

【００３４】次に、基板全面に、酸化珪素膜を、例えば
ＣＶＤ法で堆積する。この後、この酸化珪素膜を堆積し
た膜厚に相当する分異方性エッチングでエッチングし、
前記ゲート電極３の側壁部にサイドウォールスペーサ８
を形成する。

【００３５】次に、主に、前記酸化珪素膜５及びサイド
ウォールスペーサ８を不純物導入用のマスクとして、前
記ｐ-型半導体基板１の主面部にｎ型不純物を導入し、
一対のｎ+型半導体領域８を形成する。以上の工程まで
を行なうことにより、本実施例１のＭＩＳＦＥＴは完成
する。

【００３６】以上、説明したように、本実施例１の製造
方法によれば、前記窒化珪素膜４及び６をゲート電極３
の上部及び側部に設けたことにより、前記サイドウォー
ルスペーサ８の形成後に熱酸化を行なった場合、前記酸
化珪素膜５及びサイドウォールスペーサ８中を侵入して
くる酸素は、前記窒化珪素膜４及び６でその侵入経路が
切断されるため、ゲート電極３の表面までは到達しな
い。従って、ゲート電極３を構成する多結晶珪素膜の酸
化を低減し、体積膨張を低減することができる。これに
より、体積膨張により、ｐ-型半導体基板１の主面部で
結晶欠陥が発生することは低減されるので、半導体集積
回路装置の歩留りを向上することができる。

【００３７】〔実施例２〕本発明の実施例２の半導体集
積回路装置は、メモリセルの情報蓄積部としてのフリッ
プフロップ回路を完全ＣＭＯＳで構成するＳＲＡＭに本
発明を適用したものである。

【００３８】まず、本実施例２のＳＲＡＭのメモリセル
の構成を、図４（等価回路図）を用いて説明する。

【００３９】図４に示すように、前記メモリセルは、フ
リップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ１
及びＱｔ２とで構成される。フリップフロップ回路は、
情報蓄積部を構成する。このメモリセルは、１ビット
（bit）の１情報または０情報を記憶する。

【００４０】前記２個の転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２の夫々は、フリップフロップ回路の一対の入出力端
子の夫々に一方の半導体領域が接続されている。前記転
送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は、第１デ
ータ線ＤＬ１に接続されている。また、この転送用ＭＩ
ＳＦＥＴＱｔ１のゲート電極は、第１ワード線ＷＬ１に
接続されている。前記転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域は、第２データ線ＤＬ２に接続されてい
る。また、この転送用ＭＩＳＦＥＴＱｔ２のゲート電極
は、第２ワード線ＷＬ２に接続されている。これら２個
の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々は、ｎチ
ャネル型で構成されている。

【００４１】前記フリップフロップ回路は、２個の駆動
用ＭＩＳＦＥＴＱｄ１、Ｑｄ２と、２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２とで構成されている。前記駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、ｎチャネル型で
構成されている。前記負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ
２の夫々は、ｐチャネル型で構成されている。つまり、
本実施例２のＳＲＡＭのメモリセルは、完全ＣＭＯＳ
（フルＣＭＯＳ）構造で構成されている。

【００４２】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
しかつ互いのゲート電極を接続し、ＣＭＯＳを構成す
る。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳ
ＦＥＴＱｐ２の夫々は、互いのドレイン領域を接続しか
つ互いのゲート電極を接続し、ＣＭＯＳを構成する。駆
動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の
夫々のドレイン領域（入出力端子）は、転送用ＭＩＳＦ
ＥＴＱｔ１の一方の半導体領域に接続されるとともに、
駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２
の夫々のゲート電極に接続される。駆動用ＭＩＳＦＥＴ
Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領
域（入出力端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方
の半導体領域に接続されるとともに、駆動用ＭＩＳＦＥ
ＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の夫々のゲート電
極に接続される。

【００４３】駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
のソース領域には、基準電圧Ｖss（例えば０[Ｖ]）が供
給される。一方、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の
夫々のソース領域には、電源電圧Ｖcc（例えば３〜３.
３[Ｖ]）が供給される。

【００４４】次に、前記ＳＲＡＭのメモリセルの具体的
な構成を、図５（要部断面図）を用いて説明する。な
お、図５では、メモリセルの一部を示し、駆動用ＭＩＳ
ＦＥＴＱｄ２をそのゲート幅方向と一致する切断線で切
った切断面及び転送用ＭＩＳＦＥＴＱｔ１をそのゲート
長方向と一致する切断線で切った切断面を示す。

【００４５】図５に示すように、前記半導体集積回路装
置は、単結晶珪素からなるｐ-型半導体基板１０を主体
に構成されている。このｐ-型半導体基板１０の主面部
には、ｐ型ウエル領域１１が設けられている。また、こ
のｐ型ウェル領域１１の非活性領域の主面部には、ｐ型
のチャネルストッパ領域１２及び素子間分離絶縁膜１３
の夫々が設けられている。前記ＳＲＡＭのメモリセル
は、前記ｐ型ウエル領域１１の活性領域の主面部に設け
られている。

【００４６】前記メモリセルを構成する駆動用ＭＩＳＦ
ＥＴＱｄ２は、主に、ゲート絶縁膜２、ゲート電極３
Ａ、図示しないソース領域及びドレイン領域を主体に構
成される。前記ゲート絶縁膜２は、前記ｐ型ウェル領域
１１の主面に設けられている。このゲート絶縁膜２は、
例えば、酸化珪素膜で構成されている。前記ゲート電極
３Ａは、前記ゲート絶縁膜２上に設けられている。この
ゲート電極３Ａは、例えば、多結晶珪素膜で構成されて
いる。このゲート電極３Ａは、第１層目のゲート材形成
工程で形成される。このゲート電極３Ａの上部及び側壁
には、夫々、窒化珪素膜４及び６が設けられている。前
記上部の窒化珪素膜４は、例えば、ＣＶＤ法または熱窒
化法によって形成される。前記側壁の窒化珪素膜６は、
例えば、熱窒化法によって形成される。また、前記ゲー
ト電極３Ａの上部及び側壁部には、前記窒化珪素膜４及
び６の夫々を介在させて、酸化珪素膜５及びサイドウォ
ールスペーサ８の夫々が設けられている。このサイドウ
ォールスペーサ８は、例えば、酸化珪素膜で構成されて
いる。前記ソース領域、ドレイン領域の夫々は、低不純
物濃度の一対のｎ型半導体領域と、高不純物濃度の一対
のｎ+型半導体領域で構成される。

【００４７】前記転送用ＭＩＳＦＥＴＱｔ１は、ゲート
絶縁膜２、ゲート電極３Ｂ、ソース領域及びドレイン領
域を主体に構成される。前記ゲート電極３Ｂは、例え
ば、多結晶珪素膜で構成されている。このゲート電極３
Ｂは、第２層目のゲート材形成工程で形成される。前記
ソース領域、ドレイン領域の夫々は、高不純物濃度の一
対のｎ+型半導体領域９、低不純物濃度の一対のｎ型半
導体領域７で構成される。つまり、転送用ＭＩＳＦＥＴ
Ｑｔ１は、ＬＤＤ構造で構成される。前記ゲート電極３
Ｂの上部及び側壁には、前記駆動用ＭＩＳＦＥＴＱｄ２
と同様に、窒化珪素膜４及び６の夫々を介在させて、酸
化珪素膜５及びサイドウォールスペーサ８の夫々が設け
られている。前記ソース領域とドレイン領域を構成する
一対のｎ+型半導体領域９の夫々には、電極１５が接続
されている。この電極１５は、例えば、多結晶珪素膜で
構成されている。この電極１５は、第３層目のゲート材
形成工程で形成される。この電極１５は、例えば、タン
グステン膜で構成されている。この電極１５の一方に
は、層間絶縁膜１８に設けられた接続孔を通して、電極
１９が接続されている。この電極１９には、層間絶縁膜
２０に設けられた接続孔を通して、連結用配線２１が接
続されている。この連結用配線２１は、例えば、タング
ステン膜で構成されている。この連結用配線２１には、
下地金属膜２２を介して配線２３が接続されている。前
記下地金属膜２２は、例えば、タングステンシリサイド
膜で構成されている。前記配線２３は、例えば、銅と珪
素が添加されたアルミニウム合金膜で構成されている。

【００４８】前記メモリセルの負荷用ＭＩＳＦＥＴＱｐ
１は、前記駆動用ＭＩＳＦＥＴＱｄ２の領域上に設けら
れている。この負荷用ＭＩＳＦＥＴＱｐ１は、駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート長方向にゲート長方向をほぼ
直交させて配置されている。この負荷用ＭＩＳＦＥＴＱ
ｐ１は、ｎ型チャネル形成領域１７Ｎ、ゲート絶縁膜１
６、ゲート電極１５、ソース領域１７Ｐ及びドレイン領
域１７Ｐを主体に構成される。前記ゲート電極１５は、
例えばタングステン膜で構成されている。このゲート電
極１５は、第３層目のゲート材形成工程で形成される。
前記ゲート絶縁膜１６は、前記ゲート電極１５上に設け
られている。このゲート絶縁膜１６は、例えば、酸化珪
素膜で構成されている。前記ｎ型チャネル形成領域１７
Ｎは、前記ゲート電極１５上にゲート絶縁膜１６を介在
させて設けられている。前記ソース領域１７Ｐは、前記
ｎ型チャネル形成領域１７Ｎの一端側（ソース領域側）
に一体に構成されかつ同一導電層で構成されている。前
記ドレイン領域１７Ｐは、前記ｎ型チャネル形成領域１
７Ｎの他端側（ドレイン領域側）に一体に構成されかつ
同一導電層で構成されている。これらのｎ型チャネル形
成領域１７Ｎ、ソース領域１７Ｐ及びドレイン領域１７
Ｐの夫々は、例えば、多結晶珪素膜を再結晶化すること
により形成され、夫々の導電型の不純物が導入されてい
る。前記負荷用ＭＩＳＦＥＴＱｐ１のドレイン領域１７
Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方のｎ+ 型半導体
領域９に電極１５を介して接続されている。

【００４９】前記負荷用ＭＩＳＦＥＴＱｐ１の上層に
は、層間絶縁膜１８が設けられている。この層間絶縁膜
１８の上層には、メインワード線（ＭＷＬ）１９及びサ
ブワード線（ＷＬ１）１９の夫々が設けられている。

【００５０】以上、説明したように、本施施例２の構成
によれば、前記実施例１と同様に、ｐ-型半導体基板１
０の主面部での結晶欠陥の発生は低減されるので、リー
ク電流を低減し、転送用ＭＩＳＦＥＴＱｔ１及び駆動用
ＭＩＳＦＥＴＱｄ１の特性を向上することができる。こ
れにより、ＳＲＡＭのメモリセルを有する半導体集積回
路装置の特性を向上することができる。

【００５１】また、駆動用ＭＩＳＦＥＴＱｄのゲート電
極３Ａと転送用ＭＩＳＦＥＴＱｔのゲート電極３Ｂが重
なっている領域（同図５では矢印Ａで示す領域）におい
て、窒化珪素膜４及び６はゲート電極３Ａ、３Ｂの周囲
にのみ設けられているので、窒化珪素膜と酸化珪素膜と
の界面をリークパスとするゲート電極３Ａ、３Ｂ間での
電流リークは防止される。従って、記憶ノードでの電流
リークを低減することができるので、メモリセルのリテ
ンション（データ保持）特性を向上し、ＳＲＡＭのメモ
リセルを有する半導体集積回路装置の信頼性を向上する
ことができる。

【００５２】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５４】ＭＩＳＦＥＴを有する半導体集積回路装置
において、特性を向上することができる。

【００５５】前記半導体集積回路装置の製造方法におい
て、歩留りを向上することができる。

【００５６】ＳＲＡＭのメモリセルを有する半導体集積
回路装置において、信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体集積回路装置の要部
断面図。

【図２】前記半導体集積回路装置の工程の一部を示す要
部断面図。

【図３】前記半導体集積回路装置の工程の一部を示す要
部断面図。

【図４】本発明の実施例２のＳＲＡＭのメモリセルの等
価回路図。

【図５】本発明の実施例２の半導体集積回路装置のメモ
リセルの要部断面図。

【符号の説明】

１…ｐ-型半導体基板、２…ゲート絶縁膜、３…ゲート
電極、４……窒化珪素膜、５…酸化珪素膜、６…窒化珪
素膜、７…ｎ-型半導体領域、８…サイドウォールスペ
ーサ、９…ｎ+型半導体領域

フロントページの続き (72)発明者米岡卓千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者宮沢弘幸東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者渡部浩三東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者荻島淳史東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者金子義之茨城県勝田市市毛882 日立計測エンジニアリング株式会社内 (72)発明者朝山匡一郎東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者長尾眞樹東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者諏訪内尚克東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】被酸化性の導電膜で構成されるゲート電
極の上部及び側部に酸化膜が設けられたＭＩＳＦＥＴを
有する半導体集積回路装置において、前記ゲート電極と
酸化膜との界面に耐酸化性膜を設けたことを特徴とする
半導体集積回路装置。
【請求項２】被酸化性の導電膜で構成されるゲート電
極の上部及び側部に酸化膜が設けられたＭＩＳＦＥＴを
有する半導体集積回路装置の製造方法において、半導体
基板の主面部に被酸化性の導電膜、耐酸化性膜、酸化膜
の夫々を順次積層する工程と、該積層された膜をパター
ンニングしてゲート電極を形成する工程と、該ゲート電
極を構成する導電膜の側壁部に選択的に耐酸化性膜を形
成する工程と、前記ゲート電極の側壁部に酸化膜を形成
する工程とを備えたことを特徴とする半導体集積回路装
置の製造方法。
【請求項３】前記請求項１に記載のＭＩＳＦＥＴで、
ＳＲＡＭのメモリセルの転送用ＭＩＳＦＥＴ及び駆動用
ＭＩＳＦＥＴを構成し、当該転送用ＭＩＳＦＥＴ又は駆
動用ＭＩＳＦＥＴのゲート電極上に、他の駆動用ＭＩＳ
ＦＥＴ又は転送用ＭＩＳＦＥＴのゲート電極を交差させ
たことを特徴とするＳＲＡＭのメモリセルを有する半導
体集積回路装置。