JPH098040A - 配線及びその形成方法 - Google Patents
配線及びその形成方法Info
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- JPH098040A JPH098040A JP17434595A JP17434595A JPH098040A JP H098040 A JPH098040 A JP H098040A JP 17434595 A JP17434595 A JP 17434595A JP 17434595 A JP17434595 A JP 17434595A JP H098040 A JPH098040 A JP H098040A
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Abstract
(57)【要約】
【目的】 電流駆動能力の低下等を抑制しつつ、素子分
離絶縁膜を介する配線と半導体基板との間の寄生容量を
減少させて、高速化及び低消費電力化を図る。 【構成】 多結晶Ｓｉ層４１のうちで素子活性領域上の
部分にのみ不純物を導入して、ＳｉＯ2 膜３２上の部分
を非縮退状態にし且つその部分のキャリア濃度を素子活
性領域上の部分のキャリア濃度よりも低くする。このた
め、多結晶Ｓｉ層４１のうちでＳｉＯ2 膜３２上の部分
を空乏化させることができ、しかも、多結晶Ｓｉ層４１
のうちで素子活性領域上の部分のキャリア濃度がＳｉＯ
2 膜３２上の部分のキャリア濃度よりも高いので、ゲー
ト容量の低下が抑制されている。
離絶縁膜を介する配線と半導体基板との間の寄生容量を
減少させて、高速化及び低消費電力化を図る。 【構成】 多結晶Ｓｉ層４１のうちで素子活性領域上の
部分にのみ不純物を導入して、ＳｉＯ2 膜３２上の部分
を非縮退状態にし且つその部分のキャリア濃度を素子活
性領域上の部分のキャリア濃度よりも低くする。このた
め、多結晶Ｓｉ層４１のうちでＳｉＯ2 膜３２上の部分
を空乏化させることができ、しかも、多結晶Ｓｉ層４１
のうちで素子活性領域上の部分のキャリア濃度がＳｉＯ
2 膜３２上の部分のキャリア濃度よりも高いので、ゲー
ト容量の低下が抑制されている。
Description
【０００１】
【産業上の利用分野】本願の発明は、素子分離絶縁膜を
有する半導体装置中の配線及びその形成方法に関するも
のである。
有する半導体装置中の配線及びその形成方法に関するも
のである。
【０００２】
【従来の技術】図４は、デュアルゲート構造のＣＭＯＳ
トランジスタにおけるゲート配線の一従来例を示してい
る。このＣＭＯＳトランジスタを製造するためには、Ｓ
ｉ基板１１に素子分離用のＳｉＯ2 膜１２を形成し、Ｎ
ＭＯＳトランジスタ領域１３及びＰＭＯＳトランジスタ
領域１４の夫々に対して、Ｐウェル１５及びＮウェル１
６等を形成する。
トランジスタにおけるゲート配線の一従来例を示してい
る。このＣＭＯＳトランジスタを製造するためには、Ｓ
ｉ基板１１に素子分離用のＳｉＯ2 膜１２を形成し、Ｎ
ＭＯＳトランジスタ領域１３及びＰＭＯＳトランジスタ
領域１４の夫々に対して、Ｐウェル１５及びＮウェル１
６等を形成する。
【０００３】その後、ゲート酸化膜としてのＳｉＯ2 膜
１７を素子活性領域の表面に形成し、多結晶Ｓｉ層２１
上にＷＳｉ層２２を積層したタングステンポリサイド層
２３をゲート配線のパターンに加工する。そして、ＮＭ
ＯＳトランジスタ領域１３及びＰＭＯＳトランジスタ領
域１４の夫々の全体に、Ｐｈｏｓ+ 等のＮ型不純物及び
Ｂ+ 等のＰ型不純物を夫々イオン注入して、Ｎ型の多結
晶Ｓｉ層２１ｎとＰ型の多結晶Ｓｉ層２１ｐとを形成し
ていた。
１７を素子活性領域の表面に形成し、多結晶Ｓｉ層２１
上にＷＳｉ層２２を積層したタングステンポリサイド層
２３をゲート配線のパターンに加工する。そして、ＮＭ
ＯＳトランジスタ領域１３及びＰＭＯＳトランジスタ領
域１４の夫々の全体に、Ｐｈｏｓ+ 等のＮ型不純物及び
Ｂ+ 等のＰ型不純物を夫々イオン注入して、Ｎ型の多結
晶Ｓｉ層２１ｎとＰ型の多結晶Ｓｉ層２１ｐとを形成し
ていた。
【０００４】一方、ＮＭＯＳトランジスタ領域１３のみ
ならずＰＭＯＳトランジスタ領域１４の多結晶Ｓｉ層２
１もＮ型である非デュアルゲート構造のＣＭＯＳトラン
ジスタでは、ＰＯＣｌ3 の蒸気等によって気相から多結
晶Ｓｉ層２１にＮ型の不純物を拡散させる従来例や、不
純物添加剤を含む原料ガスを用いて堆積時から多結晶Ｓ
ｉ層２１にＮ型の不純物を含ませる従来例もあった。
ならずＰＭＯＳトランジスタ領域１４の多結晶Ｓｉ層２
１もＮ型である非デュアルゲート構造のＣＭＯＳトラン
ジスタでは、ＰＯＣｌ3 の蒸気等によって気相から多結
晶Ｓｉ層２１にＮ型の不純物を拡散させる従来例や、不
純物添加剤を含む原料ガスを用いて堆積時から多結晶Ｓ
ｉ層２１にＮ型の不純物を含ませる従来例もあった。
【０００５】つまり、何れの従来例においても、多結晶
Ｓｉ層２１のうちで素子分離用のＳｉＯ2 膜１２上の部
分も、素子活性領域上の部分と不純物濃度が同じでキャ
リア濃度も同じであった。
Ｓｉ層２１のうちで素子分離用のＳｉＯ2 膜１２上の部
分も、素子活性領域上の部分と不純物濃度が同じでキャ
リア濃度も同じであった。
【０００６】また、多結晶Ｓｉ層２１のみで配線が形成
されている場合のみならず、図４に示した様に、タング
ステンポリサイド層２３で配線が形成されていてＷＳｉ
層２２のためにタングステンポリサイド層２３全体の抵
抗が低い場合でも、ゲート容量の低下による電流駆動能
力の低下等を抑制するために、多結晶Ｓｉ層２１に高濃
度の不純物が導入されていて、この多結晶Ｓｉ層２１の
キャリア濃度が高かった。
されている場合のみならず、図４に示した様に、タング
ステンポリサイド層２３で配線が形成されていてＷＳｉ
層２２のためにタングステンポリサイド層２３全体の抵
抗が低い場合でも、ゲート容量の低下による電流駆動能
力の低下等を抑制するために、多結晶Ｓｉ層２１に高濃
度の不純物が導入されていて、この多結晶Ｓｉ層２１の
キャリア濃度が高かった。
【０００７】
【発明が解決しようとする課題】ところで、半導体装置
は−３０〜１５０℃程度の温度範囲で使用されるのが通
常であるが、この温度範囲では、多結晶Ｓｉ層２１中の
キャリア濃度が５×１０19ｃｍ-3以下であればこの多結
晶Ｓｉ層２１は縮退していないが、キャリア濃度が１×
１０20ｃｍ-3以上であるとこの多結晶Ｓｉ層２１は縮退
している。
は−３０〜１５０℃程度の温度範囲で使用されるのが通
常であるが、この温度範囲では、多結晶Ｓｉ層２１中の
キャリア濃度が５×１０19ｃｍ-3以下であればこの多結
晶Ｓｉ層２１は縮退していないが、キャリア濃度が１×
１０20ｃｍ-3以上であるとこの多結晶Ｓｉ層２１は縮退
している。
【０００８】このため、半導体装置を動作させるため
に、例えば、Ｓｉ基板１１を接地してタングステンポリ
サイド層２３を所定の電位にしたり、その逆にしたりし
て、タングステンポリサイド層２３とＳｉ基板１１との
間に電圧が印加されても、多結晶Ｓｉ層２１には空乏層
が広がらず、タングステンポリサイド層２３とＳｉ基板
１１との間の寄生容量はＳｉＯ2 膜１２のみを介したも
のとなる。
に、例えば、Ｓｉ基板１１を接地してタングステンポリ
サイド層２３を所定の電位にしたり、その逆にしたりし
て、タングステンポリサイド層２３とＳｉ基板１１との
間に電圧が印加されても、多結晶Ｓｉ層２１には空乏層
が広がらず、タングステンポリサイド層２３とＳｉ基板
１１との間の寄生容量はＳｉＯ2 膜１２のみを介したも
のとなる。
【０００９】一方、半導体装置の微細化に伴って、素子
分離絶縁膜としてのＳｉＯ2 膜１２も薄膜化されてきて
いる。このため、タングステンポリサイド層２３とＳｉ
基板１１との間の寄生容量が大きくなって、従来の配線
を用いた半導体装置では高速化及び低消費電力化が困難
になってきていた。
分離絶縁膜としてのＳｉＯ2 膜１２も薄膜化されてきて
いる。このため、タングステンポリサイド層２３とＳｉ
基板１１との間の寄生容量が大きくなって、従来の配線
を用いた半導体装置では高速化及び低消費電力化が困難
になってきていた。
【００１０】
【課題を解決するための手段】請求項１の配線は、素子
分離絶縁膜上の部分が非縮退状態で且つ前記素子分離絶
縁膜上の部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低い半導体層を有することを特徴と
している。
分離絶縁膜上の部分が非縮退状態で且つ前記素子分離絶
縁膜上の部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低い半導体層を有することを特徴と
している。
【００１１】請求項２の配線は、請求項１の配線におい
て、前記半導体層上に金属含有層が積層されていること
を特徴としている。
て、前記半導体層上に金属含有層が積層されていること
を特徴としている。
【００１２】請求項３の配線は、請求項１の配線におい
て、前記素子分離絶縁膜上の部分の結晶粒径が前記素子
活性領域上の部分の結晶粒径よりも小さいことを特徴と
している。
て、前記素子分離絶縁膜上の部分の結晶粒径が前記素子
活性領域上の部分の結晶粒径よりも小さいことを特徴と
している。
【００１３】請求項４の配線の形成方法は、素子分離絶
縁膜上の部分と素子活性領域上の部分とを含む半導体層
を形成する工程と、前記半導体層のうちで前記素子活性
領域上の部分にのみ不純物を導入する工程とを具備する
ことを特徴としている。
縁膜上の部分と素子活性領域上の部分とを含む半導体層
を形成する工程と、前記半導体層のうちで前記素子活性
領域上の部分にのみ不純物を導入する工程とを具備する
ことを特徴としている。
【００１４】請求項５の配線の形成方法は、第１導電型
半導体装置及び第２導電型半導体装置を夫々形成すべき
第１及び第２の領域において素子分離絶縁膜上の部分と
素子活性領域上の部分とを含む半導体層を形成する工程
と、前記半導体層のうちで前記素子分離絶縁膜上の部分
と前記第１の領域における前記素子活性領域上の部分と
に第１導電型の不純物を導入する工程と、前記半導体層
のうちで前記素子分離絶縁膜上の部分と前記第２の領域
における前記素子活性領域上の部分とに第２導電型の不
純物を導入する工程とを具備することを特徴としてい
る。
半導体装置及び第２導電型半導体装置を夫々形成すべき
第１及び第２の領域において素子分離絶縁膜上の部分と
素子活性領域上の部分とを含む半導体層を形成する工程
と、前記半導体層のうちで前記素子分離絶縁膜上の部分
と前記第１の領域における前記素子活性領域上の部分と
に第１導電型の不純物を導入する工程と、前記半導体層
のうちで前記素子分離絶縁膜上の部分と前記第２の領域
における前記素子活性領域上の部分とに第２導電型の不
純物を導入する工程とを具備することを特徴としてい
る。
【００１５】請求項６の配線の形成方法は、素子分離絶
縁膜上の部分と素子活性領域上の部分とを含む多結晶半
導体層を形成する工程と、前記多結晶半導体層のうちで
前記素子活性領域上における部分のみを非晶質化させる
工程と、非晶質化した前記素子活性領域上における部分
で結晶粒を成長させてこの部分を多結晶化させる工程と
を具備することを特徴としている。
縁膜上の部分と素子活性領域上の部分とを含む多結晶半
導体層を形成する工程と、前記多結晶半導体層のうちで
前記素子活性領域上における部分のみを非晶質化させる
工程と、非晶質化した前記素子活性領域上における部分
で結晶粒を成長させてこの部分を多結晶化させる工程と
を具備することを特徴としている。
【００１６】
【作用】請求項１の配線では、半導体装置を動作させる
ために配線と半導体基板との間に電圧が印加された場合
に、配線を形成している半導体層のうちで素子分離絶縁
膜上の部分を空乏化させて、素子分離絶縁膜を介する配
線と半導体基板との間の寄生容量を減少させることがで
きる。
ために配線と半導体基板との間に電圧が印加された場合
に、配線を形成している半導体層のうちで素子分離絶縁
膜上の部分を空乏化させて、素子分離絶縁膜を介する配
線と半導体基板との間の寄生容量を減少させることがで
きる。
【００１７】しかも、半導体層のうちで素子活性領域上
の部分のキャリア濃度が素子分離絶縁膜上の部分のキャ
リア濃度よりも高いので、電界効果型半導体装置におけ
るゲート容量の低下による電流駆動能力の低下等が抑制
されている。
の部分のキャリア濃度が素子分離絶縁膜上の部分のキャ
リア濃度よりも高いので、電界効果型半導体装置におけ
るゲート容量の低下による電流駆動能力の低下等が抑制
されている。
【００１８】請求項２の配線では、配線を形成している
半導体層のうちで素子分離絶縁膜上の部分のキャリア濃
度が低くて半導体層全体としての抵抗が高くても、半導
体層上に金属含有層が積層されているので、配線全体と
しての抵抗の上昇が抑制されている。
半導体層のうちで素子分離絶縁膜上の部分のキャリア濃
度が低くて半導体層全体としての抵抗が高くても、半導
体層上に金属含有層が積層されているので、配線全体と
しての抵抗の上昇が抑制されている。
【００１９】請求項３の配線では、配線を形成している
半導体層のうちで結晶粒径が小さい部分である素子分離
絶縁膜上の部分では不純物が結晶粒界に析出し易くて活
性化しにくいが、活性化度はキャリア濃度を決定する一
因である。このため、半導体層の全体に一様に不純物を
導入しても、半導体層のうちで素子分離絶縁膜上の部分
のキャリア濃度が素子活性領域上の部分のキャリア濃度
よりも低くなる。
半導体層のうちで結晶粒径が小さい部分である素子分離
絶縁膜上の部分では不純物が結晶粒界に析出し易くて活
性化しにくいが、活性化度はキャリア濃度を決定する一
因である。このため、半導体層の全体に一様に不純物を
導入しても、半導体層のうちで素子分離絶縁膜上の部分
のキャリア濃度が素子活性領域上の部分のキャリア濃度
よりも低くなる。
【００２０】請求項４の配線の形成方法では、半導体層
のうちで素子分離絶縁膜上の部分の不純物濃度を素子活
性領域上の部分の不純物濃度よりも低くしているので、
素子分離絶縁膜上の部分を非縮退状態にすることができ
且つその部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低くなる。
のうちで素子分離絶縁膜上の部分の不純物濃度を素子活
性領域上の部分の不純物濃度よりも低くしているので、
素子分離絶縁膜上の部分を非縮退状態にすることができ
且つその部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低くなる。
【００２１】請求項５の配線の形成方法では、半導体層
のうちで素子分離絶縁膜上の部分には第１及び第２導電
型の両方の不純物が導入されて、これらの不純物が補償
されるが、補償比はキャリア濃度を決定する一因であ
る。このため、半導体層のうちで素子分離絶縁膜上の部
分を非縮退状態にすることができ且つその部分のキャリ
ア濃度が素子活性領域上の部分のキャリア濃度よりも低
くなる。
のうちで素子分離絶縁膜上の部分には第１及び第２導電
型の両方の不純物が導入されて、これらの不純物が補償
されるが、補償比はキャリア濃度を決定する一因であ
る。このため、半導体層のうちで素子分離絶縁膜上の部
分を非縮退状態にすることができ且つその部分のキャリ
ア濃度が素子活性領域上の部分のキャリア濃度よりも低
くなる。
【００２２】請求項６の配線の形成方法では、多結晶半
導体層のうちで素子分離絶縁膜上の部分を一旦非晶質化
してから再び多結晶化しているので、この部分の結晶粒
径を当初に形成した多結晶半導体層の結晶粒径よりも大
きくすることができる。このため、多結晶半導体層の全
体に一様に不純物を導入しても、多結晶半導体層のうち
で素子分離絶縁膜上の部分を非縮退状態にすることがで
き且つその部分のキャリア濃度が素子活性領域上の部分
のキャリア濃度よりも低くなる。
導体層のうちで素子分離絶縁膜上の部分を一旦非晶質化
してから再び多結晶化しているので、この部分の結晶粒
径を当初に形成した多結晶半導体層の結晶粒径よりも大
きくすることができる。このため、多結晶半導体層の全
体に一様に不純物を導入しても、多結晶半導体層のうち
で素子分離絶縁膜上の部分を非縮退状態にすることがで
き且つその部分のキャリア濃度が素子活性領域上の部分
のキャリア濃度よりも低くなる。
【００２３】
【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜３を参照しながら説明する。図１が、非デュアルゲ
ート構造のＣＭＯＳトランジスタに適用した第１実施例
を示している。この第１実施例では、図１（ａ）に示す
様に、Ｓｉ基板３１に９５０℃のウエット酸化によるＬ
ＯＣＯＳ法を施して、素子分離用のＳｉＯ2 膜３２を形
成する。
１〜３を参照しながら説明する。図１が、非デュアルゲ
ート構造のＣＭＯＳトランジスタに適用した第１実施例
を示している。この第１実施例では、図１（ａ）に示す
様に、Ｓｉ基板３１に９５０℃のウエット酸化によるＬ
ＯＣＯＳ法を施して、素子分離用のＳｉＯ2 膜３２を形
成する。
【００２４】そして、ＮＭＯＳトランジスタ領域３３及
びＰＭＯＳトランジスタ領域３４の夫々に対して、Ｐウ
ェル３５及びＮウェル３６を形成したり、ソース／ドレ
イン領域間のパンチスルーを防止するための埋め込みチ
ャネル層（図示せず）を形成したり、閾値電圧を調整し
たりするための不純物をイオン注入する。
びＰＭＯＳトランジスタ領域３４の夫々に対して、Ｐウ
ェル３５及びＮウェル３６を形成したり、ソース／ドレ
イン領域間のパンチスルーを防止するための埋め込みチ
ャネル層（図示せず）を形成したり、閾値電圧を調整し
たりするための不純物をイオン注入する。
【００２５】次に、図１（ｂ）に示す様に、Ｈ2 ／Ｏ2
を用いる８５０℃のパイロジェニック酸化によって、膜
厚が８ｎｍ程度のＳｉＯ2 膜３７をゲート酸化膜として
素子活性領域の表面に形成する。そして、ＳｉＨ4 を原
料ガスとし堆積温度６１０℃の減圧ＣＶＤ法で、膜厚が
７０ｎｍ程度の多結晶Ｓｉ層４１を堆積させる。
を用いる８５０℃のパイロジェニック酸化によって、膜
厚が８ｎｍ程度のＳｉＯ2 膜３７をゲート酸化膜として
素子活性領域の表面に形成する。そして、ＳｉＨ4 を原
料ガスとし堆積温度６１０℃の減圧ＣＶＤ法で、膜厚が
７０ｎｍ程度の多結晶Ｓｉ層４１を堆積させる。
【００２６】次に、図１（ｃ）に示す様に、ＳｉＯ2 膜
３２上の多結晶Ｓｉ層４１を覆うレジスト４２をリソグ
ラフィ法でパターニングする。そして、このレジスト４
２をマスクにして、１０ｋｅＶの加速エネルギー及び５
×１０15ｃｍ-2のドーズ量でＰｈｏｓ+ をイオン注入し
て、多結晶Ｓｉ層４１のうちでレジスト４２に覆われて
いない部分のみをＮ型の多結晶Ｓｉ層４１ｎにする。
３２上の多結晶Ｓｉ層４１を覆うレジスト４２をリソグ
ラフィ法でパターニングする。そして、このレジスト４
２をマスクにして、１０ｋｅＶの加速エネルギー及び５
×１０15ｃｍ-2のドーズ量でＰｈｏｓ+ をイオン注入し
て、多結晶Ｓｉ層４１のうちでレジスト４２に覆われて
いない部分のみをＮ型の多結晶Ｓｉ層４１ｎにする。
【００２７】次に、図１（ｄ）に示す様に、レジスト４
２を除去した後、ＷＦ6 ／ＳｉＣｌ2 Ｈ2 を原料ガスと
し堆積温度６８０℃の減圧ＣＶＤ法で、膜厚が７０ｎｍ
程度のＷＳｉ層４３を堆積させて、多結晶Ｓｉ層４１及
びＷＳｉ層４３から成るタングステンポリサイド層４４
を形成する。
２を除去した後、ＷＦ6 ／ＳｉＣｌ2 Ｈ2 を原料ガスと
し堆積温度６８０℃の減圧ＣＶＤ法で、膜厚が７０ｎｍ
程度のＷＳｉ層４３を堆積させて、多結晶Ｓｉ層４１及
びＷＳｉ層４３から成るタングステンポリサイド層４４
を形成する。
【００２８】その後、リソグラフィ法でゲート配線のパ
ターンにレジスト（図示せず）を加工する。そして、こ
のレジストをマスクにして、Ｃｌ2 ／Ｏ2 をエッチング
ガスとするＥＣＲエッチング等の異方性エッチングをタ
ングステンポリサイド層４４に施して、ゲート配線を形
成する。
ターンにレジスト（図示せず）を加工する。そして、こ
のレジストをマスクにして、Ｃｌ2 ／Ｏ2 をエッチング
ガスとするＥＣＲエッチング等の異方性エッチングをタ
ングステンポリサイド層４４に施して、ゲート配線を形
成する。
【００２９】その後、ＮＭＯＳトランジスタ領域３３及
びＰＭＯＳトランジスタ領域３４の夫々に対してＬＤＤ
領域やソース／ドレイン領域を形成するための不純物を
イオン注入し、１０００℃、１０秒間の高速アニールで
不純物を活性化させ、更に、、従来公知の層間絶縁膜や
金属配線の形成等の工程を実行して、この第１実施例の
ＣＭＯＳトランジスタを完成させる。
びＰＭＯＳトランジスタ領域３４の夫々に対してＬＤＤ
領域やソース／ドレイン領域を形成するための不純物を
イオン注入し、１０００℃、１０秒間の高速アニールで
不純物を活性化させ、更に、、従来公知の層間絶縁膜や
金属配線の形成等の工程を実行して、この第１実施例の
ＣＭＯＳトランジスタを完成させる。
【００３０】図２が、デュアルゲート構造のＣＭＯＳト
ランジスタに適用した第２実施例を示している。この第
２実施例でも、図２（ａ）（ｂ）に示す様に、多結晶Ｓ
ｉ層４１を堆積させるまでは、上述の第１実施例と実質
的に同様の工程を実行する。
ランジスタに適用した第２実施例を示している。この第
２実施例でも、図２（ａ）（ｂ）に示す様に、多結晶Ｓ
ｉ層４１を堆積させるまでは、上述の第１実施例と実質
的に同様の工程を実行する。
【００３１】しかし、この第２実施例では、この状態か
ら、ＰＭＯＳトランジスタ領域３４の素子活性領域のみ
を覆うレジスト（図示せず）をリソグラフィ法でパター
ニングする。そして、このレジストをマスクにして、Ｎ
ＭＯＳトランジスタ領域３３の全体及びＰＭＯＳトラン
ジスタ領域３４のＳｉＯ2 膜３２上における多結晶Ｓｉ
層４１に、１０ｋｅＶの加速エネルギー及び５×１０15
ｃｍ-2のドーズ量でＰｈｏｓ+ をイオン注入する。
ら、ＰＭＯＳトランジスタ領域３４の素子活性領域のみ
を覆うレジスト（図示せず）をリソグラフィ法でパター
ニングする。そして、このレジストをマスクにして、Ｎ
ＭＯＳトランジスタ領域３３の全体及びＰＭＯＳトラン
ジスタ領域３４のＳｉＯ2 膜３２上における多結晶Ｓｉ
層４１に、１０ｋｅＶの加速エネルギー及び５×１０15
ｃｍ-2のドーズ量でＰｈｏｓ+ をイオン注入する。
【００３２】また、同様に、ＮＭＯＳトランジスタ領域
３３の素子活性領域のみを覆うレジスト（図示せず）を
リソグラフィ法でパターニングする。そして、このレジ
ストをマスクにして、ＰＭＯＳトランジスタ領域３４の
全体及びＮＭＯＳトランジスタ領域３３のＳｉＯ2 膜３
２上における多結晶Ｓｉ層４１に、１０ｋｅＶの加速エ
ネルギー及び５×１０15ｃｍ-2のドーズ量でＢ+ をイオ
ン注入する。
３３の素子活性領域のみを覆うレジスト（図示せず）を
リソグラフィ法でパターニングする。そして、このレジ
ストをマスクにして、ＰＭＯＳトランジスタ領域３４の
全体及びＮＭＯＳトランジスタ領域３３のＳｉＯ2 膜３
２上における多結晶Ｓｉ層４１に、１０ｋｅＶの加速エ
ネルギー及び５×１０15ｃｍ-2のドーズ量でＢ+ をイオ
ン注入する。
【００３３】この結果、図２（ｃ）に示す様に、多結晶
Ｓｉ層４１のうちでＮＭＯＳトランジスタ領域３３及び
ＰＭＯＳトランジスタ領域３４の素子活性領域上の部分
には夫々Ｐｈｏｓ+ 及びＢ+ のみがイオン注入されて、
これらの部分が夫々Ｎ型の多結晶Ｓｉ層４１ｎ及びＰ型
の多結晶Ｓｉ層４１ｐになる。
Ｓｉ層４１のうちでＮＭＯＳトランジスタ領域３３及び
ＰＭＯＳトランジスタ領域３４の素子活性領域上の部分
には夫々Ｐｈｏｓ+ 及びＢ+ のみがイオン注入されて、
これらの部分が夫々Ｎ型の多結晶Ｓｉ層４１ｎ及びＰ型
の多結晶Ｓｉ層４１ｐになる。
【００３４】しかし、多結晶Ｓｉ層４１のうちでＮＭＯ
Ｓトランジスタ領域３３及びＰＭＯＳトランジスタ領域
３４の何れのＳｉＯ2 膜３２上の部分にもＰｈｏｓ+ 及
びＢ+ の両方がイオン注入されて、これらの部分ではＰ
ｈｏｓとＢとが互いに補償される。その後は、再び上述
の第１実施例と実質的に同様の工程を実行して、図２
（ｄ）に示す様に、この第２実施例のＣＭＯＳトランジ
スタを完成させる。
Ｓトランジスタ領域３３及びＰＭＯＳトランジスタ領域
３４の何れのＳｉＯ2 膜３２上の部分にもＰｈｏｓ+ 及
びＢ+ の両方がイオン注入されて、これらの部分ではＰ
ｈｏｓとＢとが互いに補償される。その後は、再び上述
の第１実施例と実質的に同様の工程を実行して、図２
（ｄ）に示す様に、この第２実施例のＣＭＯＳトランジ
スタを完成させる。
【００３５】図３が、デュアルゲート構造のＣＭＯＳト
ランジスタに適用した第３実施例を示している。この第
３実施例でも、図３（ａ）（ｂ）に示す様に、多結晶Ｓ
ｉ層４１を堆積させるまでは、上述の第１及び第２実施
例と実質的に同様の工程を実行する。
ランジスタに適用した第３実施例を示している。この第
３実施例でも、図３（ａ）（ｂ）に示す様に、多結晶Ｓ
ｉ層４１を堆積させるまでは、上述の第１及び第２実施
例と実質的に同様の工程を実行する。
【００３６】しかし、この第３実施例では、この状態か
ら、ＰＭＯＳトランジスタ領域３４の全体及びＮＭＯＳ
トランジスタ領域３３の素子分離領域を覆うレジスト
（図示せず）をリソグラフィ法でパターニングする。そ
して、このレジストをマスクにして、ＮＭＯＳトランジ
スタ領域３３の素子活性領域上における多結晶Ｓｉ層４
１に、１０ｋｅＶの加速エネルギー及び５×１０15ｃｍ
-2のドーズ量でＰｈｏｓ+ をイオン注入する。
ら、ＰＭＯＳトランジスタ領域３４の全体及びＮＭＯＳ
トランジスタ領域３３の素子分離領域を覆うレジスト
（図示せず）をリソグラフィ法でパターニングする。そ
して、このレジストをマスクにして、ＮＭＯＳトランジ
スタ領域３３の素子活性領域上における多結晶Ｓｉ層４
１に、１０ｋｅＶの加速エネルギー及び５×１０15ｃｍ
-2のドーズ量でＰｈｏｓ+ をイオン注入する。
【００３７】また、同様に、ＮＭＯＳトランジスタ領域
３３の全体及びＰＭＯＳトランジスタ領域３４の素子分
離領域を覆うレジスト（図示せず）をリソグラフィ法で
パターニングする。そして、このレジストをマスクにし
て、ＰＭＯＳトランジスタ領域３４の素子活性領域上に
おける多結晶Ｓｉ層４１に、１０ｋｅＶの加速エネルギ
ー及び５×１０15ｃｍ-2のドーズ量でＢ+ をイオン注入
する。
３３の全体及びＰＭＯＳトランジスタ領域３４の素子分
離領域を覆うレジスト（図示せず）をリソグラフィ法で
パターニングする。そして、このレジストをマスクにし
て、ＰＭＯＳトランジスタ領域３４の素子活性領域上に
おける多結晶Ｓｉ層４１に、１０ｋｅＶの加速エネルギ
ー及び５×１０15ｃｍ-2のドーズ量でＢ+ をイオン注入
する。
【００３８】その後、Ｎ2 雰囲気中で６００℃、１０時
間の熱処理を施す。ところで、多結晶Ｓｉ層４１のうち
でＰｈｏｓ+ 及びＢ+ がイオン注入された部分つまり素
子活性領域上における部分は非晶質化されている。しか
し、上述の熱処理によってこれらの部分で結晶粒が成長
して、図３（ｃ）に示す様に、これらの部分が結晶粒径
の大きな多結晶Ｓｉ層４１ｎ、４１ｐになる。
間の熱処理を施す。ところで、多結晶Ｓｉ層４１のうち
でＰｈｏｓ+ 及びＢ+ がイオン注入された部分つまり素
子活性領域上における部分は非晶質化されている。しか
し、上述の熱処理によってこれらの部分で結晶粒が成長
して、図３（ｃ）に示す様に、これらの部分が結晶粒径
の大きな多結晶Ｓｉ層４１ｎ、４１ｐになる。
【００３９】これに対して、多結晶Ｓｉ層４１のうちで
Ｐｈｏｓ+ 及びＢ+ がイオン注入されなかった部分つま
りＳｉＯ2 膜３２上における部分では、熱処理を施され
ても、結晶粒が成長しない。このため、これらの部分に
おける結晶粒径は、多結晶Ｓｉ層４１ｎ、４１ｐにおけ
る結晶粒径よりも小さい。その後は、再び上述の第１及
び第２実施例と実質的に同様の工程を実行して、図３
（ｄ）に示す様に、この第３実施例のＣＭＯＳトランジ
スタを完成させる。
Ｐｈｏｓ+ 及びＢ+ がイオン注入されなかった部分つま
りＳｉＯ2 膜３２上における部分では、熱処理を施され
ても、結晶粒が成長しない。このため、これらの部分に
おける結晶粒径は、多結晶Ｓｉ層４１ｎ、４１ｐにおけ
る結晶粒径よりも小さい。その後は、再び上述の第１及
び第２実施例と実質的に同様の工程を実行して、図３
（ｄ）に示す様に、この第３実施例のＣＭＯＳトランジ
スタを完成させる。
【００４０】なお、以上の第１〜第３実施例の何れも、
タングステンポリサイド層４４である配線に本願の発明
を適用したものであるが、多結晶Ｓｉ層上に金属層を積
層させた配線や多結晶Ｓｉ層のみから成る配線等にも本
願の発明を適用することができる。
タングステンポリサイド層４４である配線に本願の発明
を適用したものであるが、多結晶Ｓｉ層上に金属層を積
層させた配線や多結晶Ｓｉ層のみから成る配線等にも本
願の発明を適用することができる。
【００４１】
【発明の効果】請求項１の配線では、電界効果型半導体
装置におけるゲート容量の低下による電流駆動能力の低
下等を抑制しつつ、素子分離絶縁膜を介する配線と半導
体基板との間の寄生容量を減少させることができるの
で、半導体装置の高速化及び低消費電力化が可能であ
る。
装置におけるゲート容量の低下による電流駆動能力の低
下等を抑制しつつ、素子分離絶縁膜を介する配線と半導
体基板との間の寄生容量を減少させることができるの
で、半導体装置の高速化及び低消費電力化が可能であ
る。
【００４２】請求項２の配線では、配線全体としての抵
抗の上昇が抑制されているので、半導体装置の更なる高
速化及び低消費電力化が可能である。
抗の上昇が抑制されているので、半導体装置の更なる高
速化及び低消費電力化が可能である。
【００４３】請求項３の配線では、半導体層の全体に一
様に不純物を導入しても、半導体層のうちで素子分離絶
縁膜上の部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低くなるので、半導体装置の高速化
及び低消費電力化が可能である。
様に不純物を導入しても、半導体層のうちで素子分離絶
縁膜上の部分のキャリア濃度が素子活性領域上の部分の
キャリア濃度よりも低くなるので、半導体装置の高速化
及び低消費電力化が可能である。
【００４４】請求項４、５の配線の形成方法では、半導
体層のうちで素子分離絶縁膜上の部分を非縮退状態にす
ることができ且つその部分のキャリア濃度が素子活性領
域上の部分のキャリア濃度よりも低くなるので、半導体
装置の高速化及び低消費電力化が可能な配線を形成する
ことができる。
体層のうちで素子分離絶縁膜上の部分を非縮退状態にす
ることができ且つその部分のキャリア濃度が素子活性領
域上の部分のキャリア濃度よりも低くなるので、半導体
装置の高速化及び低消費電力化が可能な配線を形成する
ことができる。
【００４５】請求項６の配線の形成方法では、多結晶半
導体層の全体に一様に不純物を導入しても、多結晶半導
体層のうちで素子分離絶縁膜上の部分を非縮退状態にす
ることができ且つその部分のキャリア濃度が素子活性領
域上の部分のキャリア濃度よりも低くなるので、半導体
装置の高速化及び低消費電力化が可能な配線を形成する
ことができる。
導体層の全体に一様に不純物を導入しても、多結晶半導
体層のうちで素子分離絶縁膜上の部分を非縮退状態にす
ることができ且つその部分のキャリア濃度が素子活性領
域上の部分のキャリア濃度よりも低くなるので、半導体
装置の高速化及び低消費電力化が可能な配線を形成する
ことができる。
【図１】非デュアルゲート構造のＣＭＯＳトランジスタ
に適用した本願の発明の第１実施例を順次に示す側断面
図である。
に適用した本願の発明の第１実施例を順次に示す側断面
図である。
【図２】デュアルゲート構造のＣＭＯＳトランジスタに
適用した本願の発明の第２実施例を順次に示す側断面図
である。
適用した本願の発明の第２実施例を順次に示す側断面図
である。
【図３】デュアルゲート構造のＣＭＯＳトランジスタに
適用した本願の発明の第３実施例を順次に示す側断面図
である。
適用した本願の発明の第３実施例を順次に示す側断面図
である。
【図４】本願の発明の一従来例を示すデュアルゲート構
造のＣＭＯＳトランジスタの側断面図である。
造のＣＭＯＳトランジスタの側断面図である。
３２ ＳｉＯ2 膜 ３３ ＮＭＯＳトランジスタ領域 ３４ ＰＭＯＳトランジスタ領域 ４１ 多結晶Ｓｉ層 ４１ｎ 多結晶Ｓｉ層 ４１ｐ 多結晶Ｓｉ層 ４３ ＷＳｉ層
Claims (6)
- 【請求項１】 素子分離絶縁膜上の部分が非縮退状態で
且つ前記素子分離絶縁膜上の部分のキャリア濃度が素子
活性領域上の部分のキャリア濃度よりも低い半導体層を
有することを特徴とする配線。 - 【請求項２】 前記半導体層上に金属含有層が積層され
ていることを特徴とする請求項１記載の配線。 - 【請求項３】 前記素子分離絶縁膜上の部分の結晶粒径
が前記素子活性領域上の部分の結晶粒径よりも小さいこ
とを特徴とする請求項１記載の配線。 - 【請求項４】 素子分離絶縁膜上の部分と素子活性領域
上の部分とを含む半導体層を形成する工程と、 前記半導体層のうちで前記素子活性領域上の部分にのみ
不純物を導入する工程とを具備することを特徴とする配
線の形成方法。 - 【請求項５】 第１導電型半導体装置及び第２導電型半
導体装置を夫々形成すべき第１及び第２の領域において
素子分離絶縁膜上の部分と素子活性領域上の部分とを含
む半導体層を形成する工程と、 前記半導体層のうちで前記素子分離絶縁膜上の部分と前
記第１の領域における前記素子活性領域上の部分とに第
１導電型の不純物を導入する工程と、 前記半導体層のうちで前記素子分離絶縁膜上の部分と前
記第２の領域における前記素子活性領域上の部分とに第
２導電型の不純物を導入する工程とを具備することを特
徴とする配線の形成方法。 - 【請求項６】 素子分離絶縁膜上の部分と素子活性領域
上の部分とを含む多結晶半導体層を形成する工程と、 前記多結晶半導体層のうちで前記素子活性領域上におけ
る部分のみを非晶質化させる工程と、 非晶質化した前記素子活性領域上における部分で結晶粒
を成長させてこの部分を多結晶化させる工程とを具備す
ることを特徴とする配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17434595A JPH098040A (ja) | 1995-06-16 | 1995-06-16 | 配線及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17434595A JPH098040A (ja) | 1995-06-16 | 1995-06-16 | 配線及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098040A true JPH098040A (ja) | 1997-01-10 |
Family
ID=15977024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17434595A Pending JPH098040A (ja) | 1995-06-16 | 1995-06-16 | 配線及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358088A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| EP1320130A2 (en) * | 2001-12-11 | 2003-06-18 | Fujitsu Limited | Semiconductor device and manufcaturing method thereof |
-
1995
- 1995-06-16 JP JP17434595A patent/JPH098040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358088A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| EP1320130A2 (en) * | 2001-12-11 | 2003-06-18 | Fujitsu Limited | Semiconductor device and manufcaturing method thereof |
| EP1320130A3 (en) * | 2001-12-11 | 2005-05-11 | Fujitsu Limited | Semiconductor device and manufcaturing method thereof |
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