KR20030047660A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (10)
- 반도체 기판 상에 적층된 반도체막과, 상기 반도체막 상에 적층된 실리사이드막을 갖는 반도체 장치에 있어서,상기 반도체 기판 상에 적층되는 동일 도전형의 반도체막 중 적어도 하나는, 상기 반도체 기판의 면을 따르는 방향에서 2개 이상의 농도 차를 가지고 접속되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 실리사이드막의 미형성 영역은, 상기 농도 차가 있는 영역 상에 있는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하며,상기 제1 도전형의 반도체막의 저농도 영역은, 상기 제2 도전형의 반도체막과 접속되는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막과, 불순물이 도핑되지 않는 비도핑 반도체막을 포함하며,상기 비도핑 반도체막은, 상기 반도체 기판의 면을 따르는 방향에서, 상기 제1 도전형의 반도체막의 저농도 영역과, 상기 제2 도전형의 반도체막 사이에 끼워져 접속되는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 2개 이상의 농도 차를 갖는 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하고,상기 제1 도전형의 반도체막의 저농도 영역과, 제2 도전형의 반도체막의 저농도 영역이 접속되는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 반도체 기판의 표면에 형성되는 절연막과,상기 반도체 기판 내에, 동일 도전형의 반도체막의 하부 영역을 사이에 두도록 형성되는 확산층을 포함하고,상기 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 확산층이 소스 및 드레인으로 되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서,상기 제1 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제1 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제1 MOS 트랜지스터와,상기 제2 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제2 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제2 MOS 트랜지스터를 갖는 CMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
- 상이한 2개의 도전형의 반도체막이 접합되어 반도체 기판 상에 적층되는 게이트 반도체막과, 상기 게이트 반도체막 상에 적층되는 실리사이드막을 갖는 반도체 장치에 있어서,상기 실리사이드막은, 적어도 상기 게이트 반도체막의 접합부 상에 형성되며, 동일 도전형의 반도체막 중 적어도 하나는 2개 이상의 농도 차를 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에, 반도체막을 형성하는 제1 공정과,상기 반도체막의 일부 영역을 피복하는 제1 마스크층을 형성하는 제2 공정과,상기 제1 마스크층을 마스크로 하여, 상기 반도체막에 제1 도전형의 제1 불순물을 주입하여, 상기 반도체막 내에 제1 도전형의 반도체막을 형성하는 제3 공정과,상기 제1 마스크층을 제거하는 제4 공정과,상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막의 일부 영역과, 상기 제1 도전형의 반도체막과는 다른 반도체막을 피복하는 제2 마스크층을 형성하는 제5 공정과,상기 제2 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 불순물보다 질량이 무거운 원소로 이루어지는 상기 제1 도전형과 동일 도전형의 제2 불순물을 주입하여, 고농도의 제1 도전형의 반도체막과, 저농도의 제1 도전형의 반도체막을 형성하는 제6 공정과,상기 제2 마스크층을 제거하는 제7 공정과,상기 반도체막 상에 실리사이드를 형성하는 제8 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 상에, 상이한 2개의 도전형의 반도체막이 접합된 게이트 반도체막을 형성한 후, 상기 게이트 반도체막 상에 실리사이드막을 형성하여 반도체 장치를 제조할 때에,상기 게이트 반도체막 중, 적어도 하나의 동일 도전형의 반도체막에, 경원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 저농도 영역을 형성하는 제1 공정과,상기 동일 도전형의 반도체막 중, 상기 상이한 2개의 도전형의 반도체막의 접합부보다 저농도 영역측에, 상기 경원소보다 질량이 무거운 중원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 고농도 영역을 형성하는 제2 공정과,상기 상이한 2개의 도전형의 반도체막의 접합부 상에 실리사이드막을 형성하는 제3 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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