CN1862833A - 半导体器件 - Google Patents

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Abstract

本发明的课题涉及一种半导体器件，其目的是在不使导通电阻增大的前提下提高di/dt容量及dV/dt容量。并且，为了实现上述目的，在半导体衬底(1)的上主面内，设在栅极焊区(12)正下方区域的焊区下基区(5)不与源电极(11)连接，也不与被连接在源电极(11)上的主基区(4)连接。即，焊区下基区(5)被置于浮置状态。

Description

半导体器件
本申请是下述申请的分案申请：
发明名称：“半导体器件”
申请：2001年4月4日
申请号：01810665.X(PCT/JP 01/02933)
                      技术领域
本发明涉及一种半导体器件。
                      背景技术
近年来，MOSFET及IBGT作为开关器件或反向器控制用器件引人注目。图25是以MOSFET构成的现有的具有代表性的半导体器件的平面图。在该半导体器件151中，在半导体衬底71的上主面上形成绝缘层，并在该绝缘层上形成用于与外部进行电连接的栅极焊区86和源极焊区99。图26是把图25中的栅极焊区82附近区域放大后示出的局部放大平面图。在栅极焊区82的周围配置了被连接在源极焊区99上的源电极81。源电极81通过贯穿绝缘层的栓92，被连接在半导体衬底71上。
图27是沿着图26中的C-C剖面线的半导体器件151的剖面图。如图27所示，半导体器件151备有半导体衬底71、绝缘层77、栅电极79、导电层80、源电极81、栅极焊区82及漏电极84。半导体衬底71备有N+型的高浓度漏层72、N-型的漏层73、P型的主基区74、P型的焊区下基区75及N+型的源区76。半导体衬底71是具有上主面及下主面的硅衬底。
漏层73被形成在半导体衬底71的上主面上。主基区74以比漏层73浅的方式有选择地形成在漏层73中，并且露出于上主面。焊区下基区75也以浅于漏层73的方式有选择地形成在漏层73中，并且露出于上主面。焊区下基区75不与主基区74连接、孤立于主基区74之外。
源区76以比主基区74浅的方式有选择地形成在主基区74中，并且露出于上主面。主基区74被分割成多个区域，同样，源区76也被分割成多个区域，对应于主基区74的多个区域配置。在焊区下基区75中不形成源区76。因而，在焊区下基区75中不存在沟道区。高浓度的漏层72连接在漏层73的下主面一侧，并在半导体衬底71的下主面露出。
源电极81用金属形成，在与主基区74和源区76连接的同时，通过贯穿绝缘层77的栓92被连接在焊区下基区75上。栅电极79由多晶硅形成，被埋设在绝缘层77中，以便隔着作为绝缘层77的一部分的栅绝缘膜78，与主基区74中作为夹在漏层73和源区76之间的区域的沟道区相对置。
栅极焊区82用金属形成，被配置在绝缘层77的上面，以便隔着绝缘层77，与半导体衬底71的上主面中的焊区下基区75的露出面相对置。栅极焊区82通过被埋设在绝缘层77中的栓83与导电层80连接。导电层80通过图中未示出的路径被连接在栅电极79上。导电层80由多晶硅形成，被埋设在绝缘层77中，以便在比栅极焊区82更接近于半导体衬底71的上主面的位置，与上主面相对置。漏电极84由金属形成，与半导体衬底71的下主面连接。
图28示出了半导体衬底71的漏层73和高浓度漏层72中的电阻率分布。如图28所示，电阻率在漏层73与高浓度漏层72的连接部分呈阶梯状变化，而在漏层73和高浓度漏层72各自的内部大体上是均匀的。这种电阻率分布是根据图29和图30所示的工序图形成半导体衬底71而引起的。也就是说，在半导体衬底71的形成工序中，首先准备相当于高浓度漏层72的衬底，然后，用外延生长法形成漏层73。
由于半导体器件151如上述那样构成，所以能进行下述工作。对源电极81施加接地电位、对漏电极84施加正电位的状态下，若对栅电极79施加阈值电压以上的栅电压，则主基区74的沟道区形成反型层。其结果是，电流流过沟道区，所以，作为MOSFET的半导体器件151变为导通状态。栅电压一旦返回到阈值电压以下的值，则反型层消失，于是，半导体器件151转移到截止状态。
在半导体器件151中，主基区74和焊区下基区75通过源电极81实现电学上的连接。因而，通过主基区74与漏层73之间的PN结，以及焊区下基区75与漏层73之间的PN结，形成了MOSFET内置的二极管。在半导体器件151处于截止状态时，对该内置二极管施加反向偏压。施加在源电极81与漏电极84之间的电压，即漏电压，在半导体器件151处于截止状态时，借助于从内置二极管的PN结向漏层73的内部扩展的耗尽层而被保持。
在源电极81与栅电极79短路的状态下，若以漏电极84的电位作为基准向源电极81施加正电压，则从被连接在源电极81上的主基区74及焊区下基区75向漏层73注入空穴。同时，从连接到漏电极84的高浓度漏层72向漏层73注入电子。其结果是，电流从源电极81流向漏电极84。也就是说，内置二极管变为导通状态。
其次，如果以漏电极84的电位作为基准向源电极81施加负电压，则在漏层72中剩余空穴向源电极81迁移，剩余电子向漏电极84迁移。其结果是，瞬态性的电流从漏电极84流向源电极81。因为空穴的迁移率相对于电子的迁移率约为1/2大小，所以，这个瞬态性的电流值变为零的时间就成为在漏层73中剩余空穴直到消灭的时间。瞬态性的流过半导体器件151的电流衰减到零的工作相当于内置二极管的反向恢复工作(即恢复工作)。
使内置二极管导通时产生的空穴依赖于主基区74和焊区下基区75的面积以及它们的杂质浓度。被设置在为实现与外部的电连接而设置的栅极焊区82的正下方的焊区下基区75的面积比主基区74被分割成的多个区域中的每一个的面积当然要大，所以，与主基区74的附近区域比较，剩余空穴多发生在焊区下基区75的附近。因而，以高di/dt使内置二极管发生反向恢复工作时，在焊区下基区75的附近的剩余空穴集中流向主基区74中靠近焊区下基区75的特定部分，并通过该特定部分流出到源电极81。这时，由源区76、主基区74及漏层73形成的寄生双极型晶体管有时会导通。也就是说，在现有的半导体器件151中，存在对反向恢复工作过程中的电流变化率di/dt的容量，即di/dt容量低的问题。
而且，对于半导体器件151，在构成内置二极管的基区74、75与漏层73之间的PN结上施加高的dV/dt(电压随时间的变化率)的情况下，例如，在使源电极81与栅电极79短路的状态下，当在漏电极84与源电极81之间施加约高达1kV/μs以上的dV/dt的场合，基区74、75与漏层73之间的PN结的耗尽层会瞬时地扩展。这时，依赖于PN结的面积及耗尽层扩展速度会发生空穴，所以，在占有较宽面积的焊区下基区75的周围会发生大量空穴。由发生的空穴所导致的电流在主基区74中集中流入靠近焊区下基区75的特定部分。其结果是，寄生双极型晶体管有时导通。也就是说，现有的半导体器件151不仅di/dt容量低，还存在对电压变化率dV/dt的容量，即dV/dt容量低的问题。
在图27所示的半导体器件151中，假定通过在主基区74与焊区下基区75之间形成在内部不具有源区76的第3基区以抑制寄生双极型晶体管导通的技术也是可能的。但是，伴随着di/dt的升高，在焊区下基区75附近的剩余空穴不仅流入第3基区，还集中地流向接近于主基区74中的第3基区的特定部分，并通过该特定部分流入源电极81。据此，能发生寄生双极型晶体管导通的现象。同样，伴随着dV/dt的升高，也能发生寄生双极型晶体管导通的现象。
另外，如果为了得到高的di/dt容量或者高的dV/dt容量而形成多个第3基区，则当半导体器件151处于导通状态时，电流流过的主基区74的面积就减少了。也就是说，通过整个半导体器件151的沟道宽度变窄了。其结果是，会引起导通电阻升高之类的其他问题。
                      发明内容
本发明是为解决上述问题而进行的，其目的在于得到一种既不使导通电阻增大，又能提高di/dt容量及dV/dt容量的半导体器件。
为实现这一目的，本发明中第1实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上的第1导电型的漏层；有选择地形成在上述漏层中且比上述漏层浅并露出于上述上主面的第2导电型的主基区；有选择地形成在上述漏层中且比上述漏层浅并露出于上述上主面上的、既不与上述主基区连接又比上述主基区深的第2导电型的焊区下基区；以及有选择地形成在上述主基区中且比上述主基区浅并露出于上述上主面上的第1导电型的源区，上述半导体器件还备有：连接到上述主基区和上述源区但不连接到上述焊区下基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相向的栅电极；在上述上主面中隔着绝缘层与上述焊区下基区的露出面相向地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
对于本发明中第2实施例的半导体器件，是在第1实施例的半导体器件中，上述主基区的杂质浓度比上述焊区下基区的杂质浓度低。
本发明中第3实施例的半导体器件是备有具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上的第1导电型漏层；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面的、在底面具有朝向上述下主面的有选择突出的突起部的的第2导电型的主基区；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面的、不与上述主基区连接的第2导电型的焊区下基区；以及在上述主基区中有选择地形成的比上述主基区浅并露出于上述上主面的第1导电型的源区，上述半导体器件还备有：连接到上述主基区和上述源区但不连接到上述焊区下基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；在上述上主面中隔着绝缘膜与上述焊区下基区的露出面相向地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
对于本发明中第4实施例的半导体器件，是在第1实施例至第3实施例的任一实施例的半导体器件中上述半导体衬底还备有有选择地形成在上述漏层中、比上述漏层浅且露出于上述上主面上并位于上述主基区与上述焊区下基区之间的、内部不设置第1导电型的半导体区也不与上述焊区下基区连接的第2导电型的周边基区，上述第1主电极也被连接在上述周边基区上。
本发明中第5实施例的半导体器件，是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面的、被分割成多个区域的第2导电型的主基区；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面但不与上述主基区连接的第2导电型的焊区下基区；以及在上述主基区中有选择地形成的比上述主基区浅并露出于上述上主面且与上述主基区的上述多个区域对应地被分割配置的第1导电型的源区；以及在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面且具有位于上述主基区与上述焊区下基区之间部分及与上述主基区的上述多个区域的每一区域的一端相连接的部分的、内部不设置第1导电型的半导体区也不连接到上述焊区下基区的第2导电型的周边基区，上述半导体器件还备有：连接到上述主基区、上述源区及上述周边基区但不连接到上述焊区下基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；以及在上述上主面中隔着绝缘层与上述焊区下基区的露出面相向地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
对于本发明中第6实施例的半导体器件，是在第5实施例的半导体器件中，上述周边基区比上述主基区深。
对于本发明中第7实施例的半导体器件，是在第6实施例的半导体器件中，上述主基区的杂质浓度比上述周边基区低。
本发明中第8实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面上的第2导电型的主基区；在上述漏层中有选择地形成的比上述漏层浅、内部不设置第1导电型的半导体区并露出在上述上主面上的第2导电型的周边基区；以及在上述主基区中有选择地形成的比上述主基区浅并露出于上述上主面的第1导电型的源区，上述半导体器件还备有：连接到上述主基区、上述源区及上述周边基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相向的栅电极；隔着绝缘层与作为上述上主面中上述漏层露出的区域、亦即与上述主基区共同地夹住上述周边基区的区域的焊区下漏区相对置并被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
对于本发明中第9实施例的半导体器件，是在第8实施例的半导体器件中，上述主基区被分割为多个区域，上述源区与上述主基区的上述多个区域对应地被分割配置，上述周边基区具有位于上述主基区与上述焊区下漏区之间的部分；以及与上述主基区的上述多个区域的每一区域的一端连接的部分。
对于本发明中第10实施例的半导体器件，是在第4实施例至第9实施例的任一实施例的半导体器件中，上述周边基区包括沿着上述主面中相当于上述栅极焊区的正下方的区域的周边连续形成的环状部分。
对于本发明中第11实施例的半导体器件，是在第1实施例至第10实施例中任一实施例的半导体器件中，上述漏层具有离上述主面越远其电阻率越低的斜率。
本发明中第12实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上而且其电阻率具有离上述上主面越远而越低的斜率的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面的第2导电型的主基区；在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面的不与上述主基区连接的第2导电型的焊区下基区；以及在上述主基区中有选择地形成的比上述主基区浅且露出于上述上主面的第1导电型的源区，上述半导体器件还备有：连接到上述主基区和上述源区但不连接到上述焊区下基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；以及在上述上主面中隔着绝缘层与上述焊区下基区的露出面相向地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
本发明中第13实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上而且具有离上述上主面越远其电阻率越低的斜率的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面的第2导电型的主基区；以及在上述主基区中有选择地形成的比上述主基区浅且露出于上述上主面的第1导电型的源区，上述半导体器件还备有：被连接在上述主基区和上述源区上的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；在上述上主面中隔着绝缘层与作为上述漏层露出的区域的焊区下基区相对置地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
本发明中第14实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上而且具有离上述上主面越远其电阻率越低的斜率的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面的第2导电型的主基区；在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面的不与上述主基区连接的第2导电型的焊区下基区；在上述主基区中有选择地形成的比上述主基区浅且露出于上述上主面的第1导电型的源区；以及在上述漏层中有选择地形成的比上述漏层浅且露出于上述上主面并位于上述主基区与上述焊区下基区之间的、在内部未设置第1导电型的半导体区也不与上述焊区下基区连接的第2导电型的周边基区，上述半导体器件还备有：连接到上述主基区、上述源区及上述周边基区但不连接到上述焊区下基区的第1主电极；在上述主基区中隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；在上述上主面中隔着绝缘层与上述焊区下基区的露出面相向地被连接在上述栅电极上的导电性的栅极焊区；以及被连接在上述下主面上的第2主电极。
本发明中第1 5实施例的半导体器件是本发明的第1至第14实施例的某一实施例中的半导体器件，在比上述栅极焊区接近上述上主面的位置，备有与上述上主面对置地埋设在上述绝缘层中的导电层。
本发明中第16实施例的半导体器件是本发明的第4至第9、第10及第14实施例的某一实施例中的半导体器件，在比上述栅极焊区接近上述上主面的位置，还备有与上述上主面对置地埋设在上述绝缘层中的导电层，上述导电层延伸到上述周边基区的上方。
对于本发明中第17实施例的半导体器件，是本发明的第15或第16实施例的半导体器件中上述导电层被连接在上述栅极焊区上。
本发明中第18实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有：被形成在上述上主面上的第1导电型的漏层；在上述漏层中有选择地形成的比上述漏层浅并露出于上述上主面的第2导电型的主基区；以及在上述主基区中有选择地形成的比上述主基区浅且露出于上述上主面的第1导电型的源区，上述半导体器件还备有：被连接在上述主基区和上述源区上的第1主电极；在上述主基区中隔着栅极绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；在上述上主面中隔着绝缘层与作为上述漏层露出的区域的焊区下漏区相对置并被连接在上述栅电极上的导电性的栅极焊区；在比上述栅焊区接近上述上主面的位置与上述上主面相向地被埋设在上述绝缘层中并与上述栅焊区连接的导电层；以及被连接在上述下主面上的第2主电极。
对于本发明中第19实施例的半导体器件，是在第1至第9实施例中任一实施例的半导体器件中，被连接在上述源电极上且露出于上述上主面的第2导电型的半导体区只被形成在上述栅极焊区正下方之外的区域。
在本发明中第1实施例的半导体器件中，焊区下基区不连接到第1主电极也不与被连接在第1主电极上的主基区连接。也就是说，焊区下基区成为浮置状态。因而，内置于半导体器件中的二极管(称为内置二极管)只成为主基区和漏层之间的PN结。该内置二极管被施加正向电压时，即内置二极管导通时，载流子从主基区注入漏层，但载流子不从处于浮置状态的焊区下基区注入。因此，内置二极管进行反向恢复工作时，即反向电压(即反偏压)被施加在内置二极管上时，主基区中剩余载流子集中地流入靠近焊区下基区的特定部分的现象被抑制。其结果是，即使以高di/dt使内置二极管进行反向恢复工作，由源区、主基区及漏层形成的寄生双极型晶体管也难以导通，所以，半导体器件的di/dt容量提高了。
因为焊区下基区成为浮置状态，所以内置二极管被施加反向偏压时，耗尽层从被连接在第1主电极上的主基区向漏层内部扩展。放大的耗尽层到达焊区下基区以后，也开始从焊区下基区向漏层内部扩展。如果反向偏压不高达某种程度以上，耗尽层不会从主基区连接到焊区下基区。因而，耗尽层扩展的速度也变得比较慢。
即使以高di/dt使内置二极管进行反向恢复工作，因为在焊区下基区与漏层之间的PN结附近耗尽层扩展的速度变慢，所以在漏层中的剩余载流子并不集中流向主基区中靠近焊区下基区的特定部分，而是比较缓慢地均匀流入整个主基区。因而，寄生双极晶体管的导通被抑制，所以，半导体器件的di/dt容量进一步得到提高。
并且，对构成内置二极管的主基区与漏层之间的PN结施加高dV/dt(电压随时间的变化率)的情况下，例如，在栅电极与第1主电极短路的状态下在第2主电极与第1主电极之间施加约1kV/μs以上的高dV/dt时，主基区与漏层之间的PN结的耗尽层瞬时地扩展，会依赖于PN结的面积和耗尽层扩展的速度而发生载流子。对此，在焊区下基区与漏层之间的PN结处，由于焊区下基区处于浮置状态，耗尽层的扩展速度变慢，所以发生的载流子也比较少。其结果是，因载流子的发生而产生的电流在主基区中集中流入靠近焊区下基区的特定部分的现象被抑制。所以，由源区、主基区及漏层构成的寄生双极型晶体管变得难以导通，从而，半导体器件的dV/dt容量得到提高。或者，因载流子的发生而产生的电流通过位于焊区下基区附近的栅绝缘膜而集中地流向栅电极的现象被抑制，所以焊区下基区附近的栅绝缘膜难以受电流的影响，从而，半导体器件的dV/dt容量得到提高。
施加在第2与第1主电极之间的电压(即主电极间电压)在主基区的沟道区不形成反型层时，也就是半导体器件处于截止状态时，借助于从主基区与漏层之间的PN向漏层扩展的上述耗尽层而被保持。所保持的电压的最大值规定为半导体器件的耐压。对于第1实施例的半导体器件，由于主基区形成为比焊区下基区浅，所以，耗尽层从主基区与漏层之间的PN结向漏层内部扩展的有效距离变长。因而半导体器件的耐压得到提高。
对于本发明的第2实施例的半导体器件，主基区的杂质浓度比焊区下基区的杂质浓度低，所以半导体器件处于截止状态时，保持主电极间电压的耗尽层变得容易向主基区的内部扩展。其结果是，耗尽层的电场强度被减缓，特别是，在主基区的弯曲部分的电场强度被减缓，所以耐压得到提高。
对于本发明的第3实施例的半导体器件，焊区下基区既不连接到第1主电极也不连接到被连接在第1主电极上的主基区。也就是说，焊区下基区成为浮置状态。因而，与第1实施例的半导体器件同样，可以实现高的di/dt容量及高的dV/dt容量。如果被连接在电感负载上的半导体器件关断，则在主电极间的电压上出现浪涌电压。如果该浪涌电压超过耐压，则在半导体衬底上会流过雪崩电流。该雪崩电流能作为由源区、主基区及漏层形成的寄生双极型晶体管的基极电流而起作用。所以，现有的半导体器件有时会因雪崩电流而使寄生双极型晶体管导通。然而，对于第3实施例的半导体器件，由于在主基区上设有突起部，所以，耗尽层上发生的电场在突起部上有选择地变高。因而雪崩电流变为集中于设在主基区底部的突起部，作为寄生双极型晶体管的基极电流而起作用的成分则降低。其结果是，寄生双极型晶体管的导通被抑制。
对于本发明的第4实施例的半导体器件，在主基区与焊区下基区之间设有周边基区。周边基区不连接在焊区下基区而被连接在第1主电极上，这一点与主基区相同。因而，内置二极管由主基区与漏层之间的PN结及周边基区与漏层之间的PN结构成。
内置二极管导通时，假定即使从焊区下基区向漏层注入载流子，在内置二极管进行反向恢复工作时，其剩余载流子也主要是从主基区通过周边基区流入第1主电极。并且，主基区中靠近周边基区的部位发生的剩余载流子不仅流入主基区，还通过周边基区流入第1主电极。这样，内置二极管进行反向恢复工作时，剩余载流子集中地流入主基区中的靠近焊区下基区的特定部分的现象被抑制，可以有效地消灭剩余载流子。
周边基区与主基区不同，由于在其内部未形成第1导电型的半导体区域，所以不构成寄生双极型晶体管。因而流过周边基区的剩余载流子对于寄生双极晶体管的基极电流没有贡献。其结果是，即使以高的di/dt使内置二极管进行反向恢复工作，由于寄生双极晶体管的导通被抑制，所以半导体器件的di/dt容量进一步得到提高。
并且，当对构成内置二极管的主基区与漏层之间的PN结施加高dV/dt时，例如，在栅电极与第1主电极短路的状态下，在第2主电极与第1主电极之间施加约1kV/μs以上的高dV/dt的情况下，由于焊区下基区是浮置的，所以，不仅产生的载流子少，而且产生的载流子引起的电流通过位于焊区下基区附近的周边基区流入第1主电极。
其结果是，电流集中流入主基区中靠近焊区下基区的特定部分的现象进一步被抑制。因此，由源区、主基区和漏层构成的寄生双极晶体管难以导通，所以，半导体器件的dV/dt容量进一步得到提高。或者说，因载流子的产生而引起的电流通过位于焊区下基区附近的栅绝缘膜集中流入栅电极的现象被抑制了，所以，焊区下基区附近的栅绝缘膜变得不易受到电流的影响，使半导体器件的dV/dt容量进一步得到提高。
对于本发明的第5实施例的半导体器件，焊区下基区既不连接到第1主电极也不连接到被连接在第1主电极上的主基区。也就是说，焊区下基区成为浮置状态。因而，与第1实施例的半导体器件同样，可以实现高的di/dt容量及高的dV/dt容量。由于在主基区与焊区下基区之间设有周边基区，所以与第4实施例的半导体器件同样，di/dt容量及dV/dt容量进一步得到提高。
由主基区与漏层之间的PN结与周边基区与漏层之间的PN结构成的内置二极管导通时，从主基区及周边基区向漏层注入载流子。周边基区连接到主基区的多个区域的每一区域的一端，所以，以高的di/dt使内置二极管进行反向恢复工作时，剩余载流子集中流向主基区中特定部分的现象有效地被缓和，剩余载流子比较均匀地流遍整个主基区和周边基区。其结果是，di/dt容量进一步得到提高。
对于本发明的第6实施例的半导体器件，主基区被形成为比焊区下基区浅，所以与第1实施例的半导体器件同样，半导体器件的耐压能够得到提高。
对于本发明的第7实施例的半导体器件，因为主基区的杂质浓度比焊区下基区的杂质浓度低，所以与第2实施例的半导体器件同样，半导体器件的耐压能够得到提高。
对于本发明的第8实施例的半导体器件，在主基区与焊区下基区之间设置周边基区。周边基区被连接在第1主电极上，这一点与主基区相同。因而，内置二极管由主基区与漏层之间的PN结及周边基区与漏层之间的PN结构成。内置二极管导通时，在接近主基区中的周边基区附近的部位产生的载流子在内置二极管进行反向恢复工作时，不仅流入主基区，还通过周边基区流入第1主电极。
这样，内置二极管进行反向恢复工作时，剩余载流子集中流入主基区中靠近周边基区的特定部分的现象被抑制。周边基区与主基区不同，在其内部不形成第1导电型的半导体区域，所以也不构成寄生双极晶体管。因而，通过周边基区流动的剩余载流子对寄生双极晶体管的基极电流没有贡献。其结果是，即使以高的di/dt使内置二极管进行反向恢复工作时，由于寄生双极晶体管的导通被抑制，所以半导体器件的di/dt容量进一步得到提高。并且，栅极焊区与漏层对置，这就有利于提高dV/dt容量。
对于本发明的第9实施例的半导体器件，因为周边基区与主基区的多个区域的每一区域的一端连接，所以与第5实施例的半导体器件同样，di/dt容量进一步得到提高。
对于本发明的第10实施例的半导体器件，因为周边基区包括沿着相当于栅极焊区正下方的区域的周边的环形部分，所以，内置二极管导通时从主基区产生的载流子，在内置二极管进行反向恢复工作时有效地流入周边基区。从而，以高的di/dt使内置二极管进行反向恢复工作时，剩余载流子集中地流入相当于主基区中靠近栅极焊区正下方的区域的特定部分的现象被抑制，所以di/dt容量进一步得到提高。
对于本发明的第11实施例的半导体器件，漏层具有离开半导体衬底的上主面越远其电阻率越低那样的斜率，所以，在内置二极管进行反向恢复工作时，随着耗尽层的扩展，耗尽层的扩展速度变慢。因此，内置二极管进行反向恢复工作时的电压变化率dV/dt变低。即，施加在主电极间的电压的变化变得平缓。所以，即使是在栅极焊区正下方区域假定有载流子剩余的情况下，那些剩余载流子集中地流入主基区中靠近栅极焊区正下方区域的特定部分的现象也可以被抑制。其结果是，剩余载流子经过一段时间比较均匀地流入整个主基区。因而，即使以高的di/dt使内置二极管进行反向恢复工作，由于寄生双极晶体管变得难以导通，所以半导体器件的di/dt容量得到提高。加之耗尽层向漏层内部扩展的速度变慢，所以半导体器件的dV/dt容量也提高了。
并且，以高的di/dt使内置二极管进行反向恢复工作时，因为耗尽层扩展的速度变慢，所以电压变化率dV/dt也变低，从而，因为主电极间电压的变化变缓，所以反向恢复工作变得接近于软恢复，在主电极间发生浪涌电压的现象被缓和或者被抑制。
另外，离开半导体衬底的上主面越远漏层的电阻率越低，所以漏层的体电阻变低。从而也可以得到半导体器件的导通电阻降低的效果。
对于本发明的第12实施例的半导体器件，焊区下基区既不连接到第1主电极也不连接到被连接在第1主电极上的主基区。也就是说，焊区下基区成为浮置状态。因而，与第1实施例的半导体器件同样，可以实现高的di/dt容量及高的dV/dt容量。另外，漏层具有离开半导体衬底的上主面越远其电阻率变得越低那样的斜率，所以，与第11实施例的半导体器件同样，实现了di/dt容量的进一步提高、缓和浪涌电压的发生以及导通电阻的降低。
对于本发明的第13实施例的半导体器件，因为漏层具有离开半导体衬底的上主面越远其电阻率变得越低那样的斜率，所以，与第11实施例的半导体器件同样，实现了di/dt容量的提高、缓和浪涌电压的发生以及降低导通电阻。另外，因为栅极焊区与漏层相向配置，所以dV/dt容量得到提高。
对于本发明的第14实施例的半导体器件，焊区下基区既不连接到第1主电极也不连接到被连接在第1主电极上的主基区。也就是说，焊区下基区成为浮置状态。因而，与第1实施例的半导体器件同样，可以实现高的di/dt容量及高的dV/dt容量。并且，由于在主基区与焊区下基区之间设置了周边基区，所以与第4实施例的半导体器件同样，di/dt容量及dV/dt容量能够进一步得到提高。并且，因为漏层具有离开半导体衬底的上主面越远其电阻率变得越低那样的斜率，所以，与第11实施例的半导体器件同样，实现了di/dt容量的进一步提高、缓和浪涌电压的发生以及导通电阻的降低。
对于本发明的第15实施例的半导体器件，在栅极焊区下层的绝缘层中，与半导体衬底的上主面相向地埋设导电层。因此，对内置二极管施加反向偏压时，向漏层内部扩展的耗尽层在栅极焊区正下方的区域保持与上主面接近于平行的形态扩展。也就是说，在栅极焊区正下方的区域，耗尽层向漏层内部的扩展是接近于均匀的。因而，到达临界电场的部位不容易出现，所以可以提高半导体器件的耐压。
对于本发明的第16实施例的半导体器件，在栅极焊区下层的绝缘层中，与半导体衬底的上主面相向地埋设导电层，并且导电层延伸到周边基区的上方。因此，对内置二极管施加反向偏压时，向漏层内部扩展的耗尽层到达周边基区的一端时，也快速地到达其他端部。即，包括周边基区的周围，耗尽层保持与上主面接近于平行的形态扩展。因而耗尽层的扩展有效地接近于均匀，有效地抑制了到达临界电场部位的发生。其结果是，有效地提高了半导体器件的耐压。
对于本发明的第17实施例的半导体器件，因为导电层与栅极焊区连接，所以对内置二极管施加反向偏压时，向漏层内部扩展的耗尽层在栅极焊区正下方的区域保持与上主面平行的形态扩展的效果进一步得到加强。其结果是，半导体器件的耐压更加得到提高。
对于本发明的第18实施例的半导体器件，，因为导电层与栅极焊区连接，所以与第17实施例的半导体器件同样，有效地提高了半导体器件的耐压。另外，因为栅极焊区与漏层对置，所以dV/dt容量得到提高。
对于本发明的第19实施例的半导体器件，被连接在第1主电极上且露出于半导体衬底上主面的第2导电型的半导体区域只形成于栅极焊区正下方以外的区域。所以，即使栅极焊区正下方区域假定有载流子剩余的场合，那些剩余载流子集中地流向主基区中的靠近栅极焊区正下方区域的特定部分的现象也被有效地抑制了。其结果是，即使以高di/dt使内置二极管进行反向恢复工作，寄生双极晶体管也难以导通，半导体器件的di/dt容量能更有效地得到提高。
本发明的目的、特征、方面及优点通过以下的详细说明和附图将更加清楚。
                    附图说明
图1是实施例1的半导体器件的部分平面图。
图2是实施例1的半导体器件的纵向剖面图。
图3是实施例1的半导体器件的工作说明图。
图4是实施例1的另一例的半导体器件的纵向剖面图。
图5是实施例2的半导体器件的纵向剖面图。
图6是实施例2的另一例的半导体器件的纵向剖面图。
图7是实施例3的半导体器件的局部平面图。
图8是实施例3的半导体器件的纵向剖面图。
图9是实施例3的半导体器件的局部放大平面图。
图10是实施例3的半导体器件的局部放大平面图。
图11是实施例3的另一例的半导体器件的纵向剖面图。
图12是实施例4的半导体器件的纵向剖面图。
图13是实施例4的半导体器件的工作说明图。
图14是根据实施例4的另一例的半导体器件的纵向剖面图。
图15是根据实施例4的又一例的半导体器件的纵向剖面图。
图16是根据实施例4的又一例的半导体器件的纵向剖面图。
图17是表示实施例5的半导体器件的特征的曲线图。
图18是表示实施例5的半导体器件的工作的波形图。
图19～图21是实施例5的半导体器件的制造工序图。
图22是实施例的变例的半导体器件的纵向剖面图。
图23是实施例的另一变例的半导体器件的纵向剖面图。
图24是实施例的又一变例的半导体器件的纵向剖面图。
图25是现有技术的半导体器件的平面图。
图26是现有技术的半导体器件的局部平面图。
图27是现有技术的半导体器件的纵向剖面图。
图28是表示现有技术的半导体器件的特征的曲线图。
图29及图30是现有技术的半导体器件的制造工序图。
                  具体实施方式
实施例1
图1是表示以MOSFET构成的本发明的实施例1的半导体器件的一部分的局部平面图。该半导体器件101的整体平面图是与例如图25同样被描绘的图。如图1所示，在栅极焊区12的周围，配置源电极11。图2是沿着图1中的A-A剖面线的半导体器件101的剖面图。如图2所示，半导体器件101备有半导体衬底1、绝缘层7、栅电极9、导电层10、源电极11、栅极焊区12，以及漏电极14。半导体衬底1备有N+型的高浓度漏层2、N-型的漏层3、P型的主基区4、P型的焊区下基区5，以及N+型的源区6。半导体衬底1是具有上主面及下主面的硅衬底。
漏层3被形成在半导体衬底1的上主面上。主基区4有选择地形成在漏层3中，比漏层3浅且露出于上主面。焊区下基区5有选择地形成在漏层3中，比漏层3浅且露出于上主面。焊区下基区5不连接到主基区4，孤立于主基区4之外。主基区4形成为比焊区下基区5浅。
源区6有选择地形成在主基区4中，比主基区4浅且露出于上主面。主基区4被分割为多个区域，同样源区6也与主基区4的多个区域对应地被分割配置为多个区域。焊区下基区5中不形成源区6。所以，焊区下基区5中不存在沟道区。高浓度漏层2连接在漏层3的下主面一侧，且露出于半导体衬底1的下主面。
源电极11用金属形成，被连接在主基区4和源区6上。因而与现有的半导体器件151不同，源电极11不连接到衬底下基区5。栅电极9用多晶硅形成，在主基区4中隔着作为绝缘层7的一部分的栅绝缘膜，与夹在漏层3与源区6之间的区域即沟道区对置地被埋设在绝缘层7中。
栅极焊区12由金属形成，在半导体衬底1的上主面中，隔着绝缘层7与焊区下基区5的露出面相对置地配置在绝缘层7上。栅极焊区12通过被埋设在绝缘层7中的栓13与导电层10连接，并且也与连接在导电层10上的栅电极9连接。导电层10由多晶硅形成，在比栅极焊区12接近半导体衬底1的上主面的位置，与上主面相对置地被埋设在绝缘层7中。并且导电层10延伸到主基区4的上方。漏电极14由金属形成，被连接在半导体衬底1的下主面上。
半导体器件101具有上述结构，所以能进行以下工作。对于半导体器件101，焊区下基区5不与源电极11连接，也不与被连接在源电极11上的主基区4连接。即，焊区下基区5成为浮置状态。因而，半导体器件101内置的二极管只是主基区4与漏层3之间的PN结。该内置二极管被施加正向电压时，即内置二极管导通时，从主基区4向漏层3注入空穴，但不从处于浮置状态的焊区下基区5注入空穴。因而，内置二极管进行反向恢复工作时，即内置二极管被施加反向偏压时，剩余载流子集中地流入主基区4中接近焊区下基区5的特定部位的现象被抑制。其结果是，即使以高di/dt使内置二极管进行反向恢复工作，由源区6、主基区4及漏层3形成的寄生双极晶体管也难以导通，所以，半导体器件101的di/dt容量得到提高。
并且，因为焊区下基区5成为浮置状态，所以内置二极管被施加反向偏压时，如图3所示，耗尽层从被连接在源电极11上的主基区4向漏层3的内部扩展。图3中用虚线表示了扩大的耗尽层的前沿，箭头表示该前沿前进的方向。扩大的耗尽层到达焊区下基区5以后，耗尽层又开始从焊区下基区5向漏层3的内部扩展。如果反向偏压没有高达某种程度以上，则耗尽层不能从主基区4连接到整个焊区下基区5。在图3中，漏层3内夹在主基区4与焊区下基区5之间的区域(用单点点划线的圆X包围的区域)，向右方向前进的前沿就说明了这一点。因此，耗尽层扩展的速度变得比较慢。
即使以高di/dt使内置二极管进行反向恢复工作，在焊区下基区5与漏层4之间的PN结附近，耗尽层扩展的速度也变慢，所以在漏层3中的剩余载流子，在主基区4中也不会集中流入接近焊区下基区5的特定部位，而是比较平缓而均匀地流入整个主基区4。因而寄生双极晶体管的导通被抑制，所以半导体器件101的di/dt容量进一步得到提高。
另外，构成内置二极管的主基区4与漏层3之间的PN结上被施加高的dV/dt(电压随时间的变化率)的情况下，例如，在栅电极9与源电极11短路的状态下，在漏电极14与源电极11之间施加约1kV/μs以上的高dV/dt的情况下，在主基区4与漏层3之间的PN结的耗尽层会瞬时地扩展，依赖于PN面积和耗尽层扩展速度而产生空穴。与此相对照，在焊区下基区5与漏层3之间的PN结因为焊区下基区5处于浮置状态，耗尽层扩展的速度变慢，故发生的空穴也比较少。其结果是，因空穴的发生而引起的电流集中地流入主基区4中接近焊区下基区5的特定部位的现象被抑制。因此，由源区6、主基区4和漏层3构成的寄生双极晶体管变得难以导通，所以半导体器件101的dV/dt容量得到提高。或者说，因空穴的发生而引起的电流通过位于焊区下基区5附近的栅绝缘膜8集中地流入栅电极9的现象被抑制，所以，焊区下基区5附近的栅绝缘膜8变得不易受到电流的影响，半导体器件101的dV/dt容量得到提高。
施加在漏电极14与源电极11之间的电压在主基区4的沟道区未形成反型层时，即半导体器件101处于截止状态时，借助于从主基区4与漏层3之间的PN结向漏层3内部扩展的耗尽层而被保持。被保持电压的最大值规定半导体器件101的耐压。在半导体器件101中，因主基区4形成为比焊区下基区5浅，所以，如图3所示，从主基区4与漏层3之间的PN结向漏层3内部扩展的耗尽层扩展的有效距离(单点点划线的箭头Y)变长。因此，半导体器件101的耐压得到提高。
另外，在栅极焊区12的下层的绝缘层7中，与半导体衬底1的上主面相对置地埋设导电层10。因此，如图3所示，内置二极管被施加反向偏压时，向漏层3内部扩展的耗尽层在栅极焊区12正下方的区域以保持近乎与上主面平行的形态扩展。即，耗尽层向漏层3内部的扩展在栅极焊区12正下方的区域变得近于均匀。因此，不易发生到达临界电场强度的部位，所以，耐压进一步得到提高。
并且，因为导电层10延伸到主基区4的上方，所以，场电极的效应及于漏层3的露出面内被夹在主基区4与焊区下基区5之间的部分。
理想情况是，主基区4的杂质浓度比焊区下基区5的杂质浓度设定得低。据此，半导体器件101处于截止状态时，保持漏电压的耗尽层也易于向主基区4的内部扩展。其结果是，耗尽层中的电场强度得以减缓，即使在中间，主基区4的弯曲部(图3中的单点点划线的圆Z)的电场强度也得以减缓，所以耐压进一步得到提高。
如图4所示的半导体器件102那样，也可以确保焊区下基区5与主基区4之间的距离较大。因此，相对于半导体衬底1的面积的电流密度降低，而电流向主基区4的特定部分的集中进一步被抑制，di/dt容量进一步得到提高。
实施例2
图5是本发明的实施例2的半导体器件的剖面图。该半导体器件104的栅极焊区12附近的平面图可以与图1同样地被描绘出来。图5相当于沿着图1中的A-A剖面线的半导体器件104的剖面图。半导体器件104的主基区4在底面对着下主面具有有选择地突出的突起部20，这一点与半导体器件101在特征上不同。
半导体器件104在连接到电感负载的状态下关断时，漏电压上出现浪涌电压。该浪涌电压一旦超过耐压，则在半导体衬底1中流过雪崩电流。雪崩电流对由源区6、主基区4及漏层3形成的寄生双极晶体管的基极电流有贡献。因此，对于现有的半导体器件151，由于雪崩电流的原因，有时寄生双极晶体管会导通。但是，对于半导体器件104，由于在主基区4中设有突起部20，所以发生在耗尽层中的电场在突起部20有选择地变高。因此，由于雪崩电流将突起部20作为主要路径，所以流经主基区4中源区6正下方部分的雪崩电流的成分减少。即，作为寄生双极晶体管的基极电流而起作用的成分减少。其结果是，寄生双极晶体管的导通被抑制。这样，即使在连接电感大的电感负载的工作条件下，也能实现稳定的工作。
关于半导体器件104，与半导体器件101同样，确保焊区下基区5与主基区4之间的距离较大的变例(图6的半导体装置105)有可能实施。
实施例3
图7是表示实施例3的半导体器件的一部分的局部平面图。该半导体器件107的平面图，例如，可以与图25同样地被描绘出来。如图7所示，在栅极焊区12的周围，配置源电极11。源电极11通过贯穿绝缘层的栓，连接到半导体衬底上。图8是沿着图7中的剖面线B-B的半导体器件107的剖面图。半导体器件107在主基区4与焊区下基区5之间设有P型的周边基区21，这一点与半导体器件101在特征上不同。
周边基区21有选择地形成在漏层3中，比漏层3浅且露出于半导体衬底1的上主面。周边基区21位于主基区4与焊区下基区5之间，不连接到焊区下基区5。源电极11在连接到主基区4的同时，通过贯穿绝缘层7的栓22也与周边基区21连接。但是，像源区6那样的N型半导体区域不设在周边基区21的内部。所以，在周边基区21中不存在沟道区。
图9及图10是分别放大表示图7的部分130及131的局部放大平面图。如图9及图10所示，周边基区21备有连续地包围位于栅极焊区12正下方的焊区下基区5的周围而形成的环状部分。图8中描绘出的周边基区21相当于该环状部分，如上所述，环状部分位于主基区4与焊区下基区5之间。并且，周边基区21如图9所示通过环状部分，并如图10所示通过环状部分以外的部分，与主基区4被分割配置的多个区域中的每一区域的一端连接。在图9及图10的例子中，主基区4被分割为许多平行的带状区，周边基区21分别与各带状区的一端连接。
半导体器件107按上述那样构成，所以能进行以下工作。周边基区21不连接到焊区下基区5而与源电极11连接，这一点与主基区4相同。因此，内置二极管由主基区4与漏层3之间的PN结及周边基区21与漏层3之间的PN结构成。
内置二极管导通时，假定即使有空穴从焊区下基区5向漏层3注入，在内置二极管进行反向恢复工作时，那些剩余空穴主要经由靠近主基区4的周边基区21流向源电极11。并且，主基区4中从接近周边基区21的部位产生的剩余空穴不仅流向主基区4，还通过周边基区21流向源电极11。这样，内置二极管进行反向恢复工作时，剩余空穴集中地流入主基区4中接近焊区下基区5的特定部分的现象被抑制，剩余空穴有效地得到消除。
周边基区21与主基区4不同，在其内部不形成N型的半导体区域，所以，不构成寄生双极晶体管。因此，流过周边基区21的剩余空穴对寄生双极晶体管的基极电流没有贡献。其结果是，即使以高di/dt使内置二极管进行反向恢复工作，寄生双极晶体管的导通也被抑制，所以，di/dt容量进一步得到提高。
另外，对构成内置二极管的主基区4与漏层3之间的PN结施加高dV/dt的场合，例如，在栅电极9与源电极11短路的状态下，在漏电极14与源电极11之间施加约1kV/μs以上的高dV/dt的场合，如实施例1所述，因为焊区下基区5是浮置的，所以，不仅发生的空穴减少，所发生的空穴电流通过位于焊区下基区5附近的周边基区21，流向源电极11。
其结果是，在主基区4中，电流集中地流入接近焊区下基区5的特定部分的现象进一步被抑制。因此，由源区6、主基区4及漏层3构成的寄生双极晶体管变得难以导通，所以，半导体器件107的dV/dt容量进一步得到提高。或者说，因空穴的发生而引起的电流通过位于焊区下基区5附近的栅绝缘膜8而集中地流入栅电极9的现象被抑制，所以，焊区下基区5附近的栅绝缘膜8不易受到电流的影响，半导体器件107的dV/dt容量进一步得到提高。
内置二极管导通时，空穴从主基区4及周边基区21注入漏层3。但是，因为周边基区21连接到构成主基区4的多个区域的每一区域的一端，所以，即使在以高di/dt使内置二极管进行反向恢复工作时，剩余空穴集中地流入主基区4的特定部分的现象也有效地被缓和，剩余空穴比较均匀地流入整个主基区4和周边基区21。其结果是，di/dt容量进一步得到提高。
周边基区21具有沿着相当于栅极焊区12正下方的区域的外周的环状部分，所以内置二极管导通时，从主基区4产生的空穴在内置二极管进行反向恢复工作时，高效率地流入周边基区21。因此，以高di/dt容量使内置二极管进行反向恢复工作时，剩余空穴集中地流入接近主基区4中的相当于栅极焊区12正下方区域的特定部分的现象被抑制，所以，di/dt容量进一步提高。
另外，被连接在导电层10上的栅电极9，还覆盖住漏层3的露出面中被夹在主基区4与周边基区21之间的部分，所以，场电极的效应也涉及漏层3的露出面内被夹在主基区4与周边基区21之间的部分。同样，栅极焊区21也覆盖住漏层3的露出面中被夹在焊区下基区5与周边基区21之间的部分，所以，因栅极焊区12引起的场电极的效应也及于漏层3的露出面内被夹在焊区下基区5与周边基区21之间的部分。
如图11示出的半导体器件108那样，把焊区下基区5与主基区4之间的距离设定得较窄，与此相应，也可以把夹在焊区下基区5与主基区4之间的周边基区21的宽度设定得较窄。因此，相对于半导体衬底1的面积的电流密度能够提高。并且，在半导体器件108中，导电层10也覆盖住漏层3的露出面中被夹在焊区下基区5与周边基区21之间的部分，所以，因导电层10引起的场电极的效应也及于漏层3的露出面内被夹在焊区下基区5与周边基区21之间的部分。
实施例4
图12是本发明的实施例4的半导体器件的剖面图。该半导体器件110的栅极焊区12附近的平面图与图7同样地被描绘出来。图12相当于沿着图7的B-B剖面线的半导体器件110的剖面图。半导体器件110不设焊区下基区5，这一点与半导体器件107在特征上不同。即，栅极焊区12与半导体衬底1的上主面内漏层3露出的区域相向。在半导体器件110中，也如图9及图10所示，周边基区21具有沿着相当于栅极焊区12正下方的区域的外周连续形成的环状部分。
在半导体器件110中，由于栅极焊区12与漏层3相向，所以，漏一源间的电容量CDS的大小与半导体器件107不同。因此，在漏电极14与源电极11之间施加高的dV/dt的场合，瞬态性地流过的电流(例如，位移电流或者空穴电流)的大小在半导体器件107与半导体器件110之间出现差异。由于这种差异，与半导体器件107比较，半导体器件110还能够获得更高的dV/dt容量。
另外，在栅极焊区12的下层的绝缘层7中，与半导体衬底1的上主面相对置地埋设导电层10。为此，如图13所示，在内置二极管被施加反向偏压时，向漏层3的内部扩展的耗尽层在栅极焊区12正下方的区域，保持与上主面近于平行的形态扩展。即，在栅极焊区12的正下方区域，耗尽层向漏层3的内部的扩展接近于均匀。因而，难以发生到达临界电场强度的部位，所以，耐压进一步得到提高。
并且，导电层10与栅极焊区12连接，所以，由栅极焊区12及导电层10引起的场电极的功能进一步增强。由此，在栅极焊区12的正下方区域，耗尽层向漏层3的内部的扩展更加接近于均匀。其结果是，半导体器件的耐压进一步得到提高。
并且，如图12所示，由于导电层10延伸到周边基区21的上方，所以，当对内置二极管施加反向偏压时，向漏层3的内部扩展的耗尽层到达周边基区21的一端时，也会迅速到达它的其他端部。即，包括周边基区21的周围，耗尽层也以保持与上主面接近于平行的形态扩展。因而，耗尽层的扩展更加有效地接近于均匀，所以，能更有效地抑制到达临界电场强度的部位的发生。其结果是，更进一步有效地提高了半导体器件的耐压。
如图14所示的半导体器件111那样，导电层10也可以更宽地形成。因此，作为场电极的导电层10的功能进一步得到加强，所以，耐压进一步得到提高。并且，如图15所示的半导体器件112，或者如图16所示的半导体器件113那样，确保扩展周边基区21的宽度是可能的。对于图15所示的半导体器件112，在漏层3的露出面内被焊区下基区5覆盖的部分并未被导电层10覆盖，但受到由焊区下基区5引起的场电极效应的波及。
实施例5
在以上说明的半导体器件101～113中，如图17所示的电阻率分布那样，希望漏层3具有离半导体衬底1的上主面越远其电阻率越低的曲线斜率。因此，内置二极管进行反向恢复工作时，随着耗尽层的扩展，耗尽层扩展的速度变慢。因此，如图18的波形图所示，内置二极管进行反向恢复工作时的电压变化率dV/dt变低。即，施加在漏电极14与源电极11之间的漏电压的变化变得平缓。在图18中实线表示漏层3的电阻率没有斜率的情况下的波形，虚线表示有斜率的情况下的波形。
因而，即使在栅极焊区正下方的区域有剩余空穴的场合，也能够抑制那些剩余空穴集中地流入主基区4中接近栅极焊区12正下方的区域的特定部分的现象。其结果是，剩余空穴经过一段时间比较均匀地流向整个主基区。据此，即使以高的di/dt使内置二极管进行反向恢复工作，寄生双极晶体管也难以导通，所以，半导体器件的di/dt容量得到提高。
并且，以高的di/dt使内置二极管进行反向恢复工作时，因为耗尽层扩展的速度变慢，所以，电压变化率dV/dt也降低。于是，漏电压的变化变缓，反向恢复工作接近于软恢复(在图18中用虚线表示的电流I的波形图)，主电极间发生浪涌电压的现象被缓和甚至被抑制。
另外，漏层离开半导体衬底的上主面越远其电阻率越低，所以，漏层的体电阻变低。因而，也可以得到降低半导体器件的导通电阻的效果。
根据图17～图21示出的工序图，图17所示的电阻率分布通过半导体衬底1的形成能够容易地得到。即，在半导体衬底1的形成工序中，准备N-型的半导体衬底60(图19)，其后，在半导体衬底60的两主面上淀积高浓度的N型杂质，再通过使其扩散形成一组N+型的高浓度漏层2和被夹在其间的N-型的半导体层61(图20)。然后，如图21所示，通过把半导体层61沿虚线部截断加工，得到具有高浓度漏层2和漏层3的半导体衬底1。
变例
(1)在上述半导体器件101～113中，通过在半导体衬底1上附加集电极层也可能构成IGBT。图22示出的半导体器件114相当于在半导体器件108上通过附加P+型的集电极层30而构成IGBT的例子。集电极层30露出于半导体衬底1的下主面，被连接在集电极14(MOSFET的源电极及漏电极在IGBT中分别对应于发射极电极及集电极电极)上。如图23所示的半导体器件115那样，也可能构成去除高浓度漏层2的IGBT。在这样构成的IGBT中，在半导体衬底1的上主面一侧，包括具有与半导体器件101～113同样特征的MOSFET，所以，关于dV/dt容量及耐压，能得到与半导体器件101～113同样的效果。并且，在IGBT中，由于电导率调制效应，还能得到有效降低导通电阻的优点。
(2)如图24所示，本发明不仅适用于平面型半导体器件，也适用于沟槽型半导体器件。图24是沟槽型MOSFET的示例。在半导体器件101～115中，可以把主基区4存在的区域置换为图24的结构。以图24为例，在半导体衬底1的上主面开口的沟槽被形成为到达漏层3。沟槽40的内壁用栅绝缘膜8覆盖，在栅绝缘膜8的内侧埋设栅电极9。栅电极9的上表面用绝缘层7覆盖，其上覆盖源电极。
(3)在以上说明中，选取了N沟道型的半导体器件为例，但是，本发明也可以适用于P沟道型的半导体器件。在上述的各半导体器件中，通过使各半导体层或各半导体区域的导电类型反转，可以构成P沟道型的半导体器件。
本发明已得到详细说明，但以上说明在所有方面都是示例性的，本发明不限于此。可以设想没有给出示例的无数变例也都不在本发明之外。

Claims (12)

1.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面、在底面具有面向上述下主面有选择地突出的突起部的第2导电型的主基区；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的，不与上述主基区连接的第2导电型的焊区下基区；以及
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区，
上述半导体器件还备有：
被连接在上述主基区和上述源区上，但不连接到上述焊区下基区的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内，隔着绝缘层与上述焊区下基区的露出面相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极，
沿漏层的主基区和焊区下基区之间的距离比主基区的尺寸大。
2.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面且被分割成多个区域的第2导电型的主基区；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的、不与上述主基区连接的第2导电型的焊区下基区；
在上述主基区中有选择地形成的比上述主基区浅，露出于上述上主面并与上述主基区中的上述多个区域对应地被分割配置的第1导电型的源区；以及
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面，且具有位于上述主基区与上述焊区下基区之间的部分及连接到上述主基区中的上述多个区域的每一区域的一端的部分，在内部不设第1导电型的半导体区域，也不连接到上述焊区下基区的第2导电型的周边基区，
上述半导体器件还备有：
被连接在上述主基区、上述源区及上述周边基区上，但不连接在上述焊区下基区的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内，隔着绝缘层与上述焊区下基区的露出面相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极。
3.如权利要求2所述的半导体器件，其特征在于：
上述周边基区比上述主基区深。
4.如权利要求3所述的半导体器件，其特征在于：
关于杂质浓度，上述主基区比上述周边基区的低。
5.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的第2导电型的主基区；
在上述漏层中有选择地形成的比上述漏层浅，在内部不设第1导电型半导体区域并露出于上述上主面的第2导电型的周边基区；以及
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区，
上述半导体器件还备有：
被连接在上述主基区、上述源区和上述周边基区上的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内上述漏层露出的区域，隔着绝缘层与上述主基区共同夹着上述周边基区的区域即焊区下漏区相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极。
6.如权利要求5所述的半导体器件，其特征在于：
上述主基区被分割为多个区域，
上述源区与上述主基区的上述多个区域对应地被分割配置，
上述周边基区具有位于上述主基区与上述焊区下漏区之间的部分和连接到上述主基区的上述多个区域的每一区域的一端的部分。
7.如权利要求2～6中任一项所述的半导体器件，其特征在于：
上述周边基区包括沿着相当于上述上主面内的上述栅极焊区的正下方的区域的外周连续形成的环状部分。
8.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上且具有离开上述上主面越远其电阻率越低的斜率的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的第2导电型的主基区；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的、不与上述主基区连接的第2导电型的焊区下基区；以及
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区，
上述半导体器件还备有：
被连接在上述主基区和上述源区上，但不连接在上述焊区下基区上的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述主平面内，隔着绝缘层与上述焊区下基区的露出面相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极。
9.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上，且具有离开上述上主面越远其电阻率越低的斜率的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的第2导电型的主基区；以及
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区，
上述半导体器件还备有：
被连接在上述主基区和上述源区上的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内，隔着绝缘层与作为上述漏层露出区域的焊区下漏区相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极。
10.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上，具有离开上述上主面越远其电阻率越低的斜率的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的第2导电型的主基区；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的、不与上述主基区连接的第2导电型的焊区下基区；
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区；以及
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面，位于上述主基区与上述焊区下基区之间，在内部不设第1导电型的半导体区域也不与上述焊区下基区连接的第2导电型的周边基区，
上述半导体器件还备有：
被连接在上述主基区、上述源区和上述周边基区上，但不连接在上述焊区下基区上的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内，隔着绝缘层与上述焊区下基区的露出面相对置，并被连接在上述栅电极上的导电性的栅极焊区；以及
被连接在上述下主面上的第2主电极。
11.如权利要求2～6、10中所述的半导体器件，其特征在于：
还备有在比上述栅极焊区更接近上述上主面的位置处与上述上主面相对置地被埋设在上述绝缘层中的导电层，
上述导电层延伸到上述周边基区的上方。
12.一种半导体器件，它是备有具有上主面及下主面的半导体衬底的半导体器件，其特征在于：
上述半导体衬底备有：
被形成在上述上主面上的第1导电型的漏层；
在上述漏层中有选择地形成的比上述漏层浅，并露出于上述上主面的第2导电型的主基区；以及
在上述主基区中有选择地形成的比上述主基区浅，并露出于上述上主面的第1导电型的源区，
上述半导体器件还备有：
被连接在上述主基区和上述源区上的第1主电极；
在上述主基区内，隔着栅绝缘膜与被夹在上述漏层与上述源区之间的区域即沟道区相对置的栅电极；
在上述上主面内，隔着绝缘层与作为上述漏层露出区域的焊区下漏区相对置，并被连接在上述栅电极上的导电性的栅极焊区；
在比上述栅极焊区更接近上述上主面的位置处与上述上主面相对置地被埋设在上述绝缘层中，被连接在上述栅极焊区上的导电层；以及
被连接在上述下主面上的第2主电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103620768A (zh) * 2011-06-28 2014-03-05 丰田自动车株式会社 引线框架及功率组件

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
JP2011238771A (ja) * 2010-05-11 2011-11-24 Hitachi Ltd 半導体装置
JP5631752B2 (ja) * 2011-01-12 2014-11-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP6271155B2 (ja) 2013-05-21 2018-01-31 株式会社東芝 半導体装置
JP2014112739A (ja) * 2014-03-19 2014-06-19 Toshiba Corp 半導体装置
CN104022146A (zh) * 2014-06-06 2014-09-03 西南交通大学 一种半导体功率器件的终端结构
WO2016039069A1 (ja) * 2014-09-11 2016-03-17 富士電機株式会社 半導体装置およびその製造方法
CN110337725B (zh) * 2017-02-24 2022-08-05 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
CN110352497B (zh) * 2017-02-24 2022-05-13 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
CN109244134A (zh) * 2018-09-04 2019-01-18 深圳市南硕明泰科技有限公司 一种场效应晶体管及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3523838A (en) * 1967-05-09 1970-08-11 Motorola Inc Variable capacitance diode
US4789882A (en) 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JPS63173373A (ja) * 1987-01-13 1988-07-16 Nec Corp 電界効果トランジスタ
JPS6422067A (en) * 1987-07-17 1989-01-25 Toshiba Corp Double diffusion type insulated-gate field effect transistor
JPS6422067U (zh) 1987-07-30 1989-02-03
JPH0828503B2 (ja) * 1988-05-18 1996-03-21 富士電機株式会社 Ｍｏｓ型半導体装置
JPH0247874A (ja) 1988-08-10 1990-02-16 Fuji Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
JP2692350B2 (ja) * 1990-04-02 1997-12-17 富士電機株式会社 Ｍｏｓ型半導体素子
US5099296A (en) 1990-04-06 1992-03-24 Xerox Corporation Thin film transistor
US5313088A (en) * 1990-09-19 1994-05-17 Nec Corporation Vertical field effect transistor with diffused protection diode
JPH04363068A (ja) * 1990-09-19 1992-12-15 Nec Corp 半導体装置
US5686750A (en) 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
JP2817536B2 (ja) 1991-09-27 1998-10-30 日本電気株式会社 半導体装置
JP3185292B2 (ja) * 1991-12-12 2001-07-09 関西日本電気株式会社 半導体装置
JP3168763B2 (ja) * 1992-03-30 2001-05-21 株式会社デンソー 半導体装置及びその製造方法
JPH07211899A (ja) 1994-01-24 1995-08-11 Fuji Electric Co Ltd Ｍｏｓ型半導体素子
JPH08172183A (ja) * 1994-12-16 1996-07-02 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP3080561B2 (ja) * 1995-03-03 2000-08-28 株式会社三社電機製作所 パワースイッチングデバイス
JPH08274321A (ja) 1995-03-31 1996-10-18 Rohm Co Ltd 半導体装置
JP3994443B2 (ja) 1995-05-18 2007-10-17 三菱電機株式会社 ダイオード及びその製造方法
JPH09252118A (ja) 1996-03-15 1997-09-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000077663A (ja) 1998-09-02 2000-03-14 Mitsubishi Electric Corp 電界効果型半導体装置
JP2000349288A (ja) 1999-06-09 2000-12-15 Fuji Electric Co Ltd 縦型ｍｏｓｆｅｔ
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
JP2001077356A (ja) * 1999-08-31 2001-03-23 Miyazaki Oki Electric Co Ltd 縦型ｍｏｓ半導体装置
JP2001313392A (ja) 2000-02-23 2001-11-09 Denso Corp パワーｍｏｓｆｅｔ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103620768A (zh) * 2011-06-28 2014-03-05 丰田自动车株式会社 引线框架及功率组件

Also Published As

Publication number Publication date
CN1432197A (zh) 2003-07-23
CN1265465C (zh) 2006-07-19
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WO2002082553A1 (fr) 2002-10-17
CN101488500A (zh) 2009-07-22
US7180106B2 (en) 2007-02-20
EP2383789A1 (en) 2011-11-02
EP2381480A1 (en) 2011-10-26
CN101488500B (zh) 2016-01-27
EP1291925B1 (en) 2019-07-31
EP1291925A4 (en) 2009-10-21
JPWO2002082553A1 (ja) 2004-07-29
TWI236134B (en) 2005-07-11
EP2387077A2 (en) 2011-11-16
US20030132499A1 (en) 2003-07-17
US8183631B2 (en) 2012-05-22
EP1291925A1 (en) 2003-03-12
US20120080744A1 (en) 2012-04-05
EP2387077A3 (en) 2013-08-21
EP2383788A1 (en) 2011-11-02
US20070096166A1 (en) 2007-05-03
JP4837236B2 (ja) 2011-12-14
US8692323B2 (en) 2014-04-08
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