JPH08172183A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH08172183A JPH08172183A JP6313541A JP31354194A JPH08172183A JP H08172183 A JPH08172183 A JP H08172183A JP 6313541 A JP6313541 A JP 6313541A JP 31354194 A JP31354194 A JP 31354194A JP H08172183 A JPH08172183 A JP H08172183A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】
【目的】 蓄積キャリアの消滅を部分的に遅延させるこ
とにより、パワーＭＯＳＦＥＴ内蔵のダイオードＤを保
護ダイオードとして利用できるソフトリカバリー特性に
する。 【構成】 Ｎ＋型層１１を有するＮ型半導体層１２の主
面にＰ＋型のベース領域１３を形成し、ベース領域１３
の表面にＮ＋ソース領域１６を形成し、チャンネル部上
にゲート電極１７を配置する。ＦＥＴ素子を配置するセ
ル領域を囲むように、Ｐ＋型の環状領域２３を形成し、
環状領域２３の表面にＮ＋型の阻止領域２４を形成す
る。阻止領域２４にソース電極１８をコンタクトさせる
と共に、環状領域にはその一部で部分的にコンタクトす
る。
とにより、パワーＭＯＳＦＥＴ内蔵のダイオードＤを保
護ダイオードとして利用できるソフトリカバリー特性に
する。 【構成】 Ｎ＋型層１１を有するＮ型半導体層１２の主
面にＰ＋型のベース領域１３を形成し、ベース領域１３
の表面にＮ＋ソース領域１６を形成し、チャンネル部上
にゲート電極１７を配置する。ＦＥＴ素子を配置するセ
ル領域を囲むように、Ｐ＋型の環状領域２３を形成し、
環状領域２３の表面にＮ＋型の阻止領域２４を形成す
る。阻止領域２４にソース電極１８をコンタクトさせる
と共に、環状領域にはその一部で部分的にコンタクトす
る。
Description
【０００１】
【産業上の利用分野】本発明は、縦型のパワーＭＯＳＦ
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
【０００２】
【従来の技術】図７は、パワーＭＯＳＦＥＴの応用例の
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
【０００３】このような用途のダイオードには高速性と
低ノイズが求められる。高速性は素子のＯＮーＯＦＦス
イッチング速度を高速化する（デューティ比を大にす
る）ため、回路損失を低減するため、そして以下に示す
素子の破壊耐量を増大するために求められる。即ち、図
７において、トランジスタＱ１がオンしてＤＣモータＬ
に電流が流れ、次にトランジスタＱ１がオフしたときに
ＤＣモータＬが発生する逆起電力を吸収すべくダイオー
ドＤ２に貫流電流ｉ1が流れる。さらにトランジスタＱ
１がオンしたとき、ダイオードＤ２の内部にはまだ蓄積
キャリアがあるため、この蓄積キャリアが消滅するまで
の期間（ｔｒｒ）に電源電位ＶＣＣからトランジスタＱ
１とダイオードＤ２を経て電源電位〜ＧＮＤ間に短絡電
流ｉ2が流れる。この時、パワーＭＯＳＦＥＴ内部で寄
生バイポーラトランジスタがオン状態となり局部的な電
流集中を起こしてパワーＭＯＳＦＥＴの破壊に至らしめ
る。このような短絡電流ｉ2を流す期間を短くするた
め、そしてＯＮーＯＦＦのデユーテイ比を大きくするた
めに、高速のダイオードが求められる。
低ノイズが求められる。高速性は素子のＯＮーＯＦＦス
イッチング速度を高速化する（デューティ比を大にす
る）ため、回路損失を低減するため、そして以下に示す
素子の破壊耐量を増大するために求められる。即ち、図
７において、トランジスタＱ１がオンしてＤＣモータＬ
に電流が流れ、次にトランジスタＱ１がオフしたときに
ＤＣモータＬが発生する逆起電力を吸収すべくダイオー
ドＤ２に貫流電流ｉ1が流れる。さらにトランジスタＱ
１がオンしたとき、ダイオードＤ２の内部にはまだ蓄積
キャリアがあるため、この蓄積キャリアが消滅するまで
の期間（ｔｒｒ）に電源電位ＶＣＣからトランジスタＱ
１とダイオードＤ２を経て電源電位〜ＧＮＤ間に短絡電
流ｉ2が流れる。この時、パワーＭＯＳＦＥＴ内部で寄
生バイポーラトランジスタがオン状態となり局部的な電
流集中を起こしてパワーＭＯＳＦＥＴの破壊に至らしめ
る。このような短絡電流ｉ2を流す期間を短くするた
め、そしてＯＮーＯＦＦのデユーテイ比を大きくするた
めに、高速のダイオードが求められる。
【０００４】一方、ダイオードＤの高速化を推し進める
と、ダイオードＤの動作に伴うノイズの発生が大になる
という問題点が浮上する。以下にダイオードＤの過渡特
性を説明する。図８はダイオードが順バイアスから逆バ
イアスに反転するまでの逆回復時間（ｔｒｒ）の過渡特
性を示した図である。同図を参照して、ダイオードの逆
回復時間ｔｒｒは以下の２つの期間から成っている。
と、ダイオードＤの動作に伴うノイズの発生が大になる
という問題点が浮上する。以下にダイオードＤの過渡特
性を説明する。図８はダイオードが順バイアスから逆バ
イアスに反転するまでの逆回復時間（ｔｒｒ）の過渡特
性を示した図である。同図を参照して、ダイオードの逆
回復時間ｔｒｒは以下の２つの期間から成っている。
【０００５】（１）ダイオードの電流がＩFから０まで
減少して逆電流が流れ始めた時点から、逆電流がその最
大値ＩRPになる時点までの、ダイオードが短絡状態とな
っている期間ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、ノイズの原因となる。ノイズの発生は駆動回路の
制御系を誤動作させる要因となる。
減少して逆電流が流れ始めた時点から、逆電流がその最
大値ＩRPになる時点までの、ダイオードが短絡状態とな
っている期間ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、ノイズの原因となる。ノイズの発生は駆動回路の
制御系を誤動作させる要因となる。
【０００６】上記ノイズを低減するためには期間ｔdが
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、高速性と低ノイズを両立させるには逆回
復時間ｔｒｒの制約の中でｔdを長くすること、即ちｔd
／ｔsの値が大きいことが望ましい。このようなｔd／ｔ
sの値が大きい特性を、ソフトリカバリー特性と称し、
単体のダイオードとしてソフトリカバリー特性を改善し
た例が、例えば特公平３ー３９５４号、特開昭５８ー６
０５７７号に記載されている。
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、高速性と低ノイズを両立させるには逆回
復時間ｔｒｒの制約の中でｔdを長くすること、即ちｔd
／ｔsの値が大きいことが望ましい。このようなｔd／ｔ
sの値が大きい特性を、ソフトリカバリー特性と称し、
単体のダイオードとしてソフトリカバリー特性を改善し
た例が、例えば特公平３ー３９５４号、特開昭５８ー６
０５７７号に記載されている。
【０００７】ここで一般的なパワーＭＯＳＦＥＴの構造
を図９に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
を図９に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
【０００８】
【発明が解決しようとする課題】図７の回路において、
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するに至
っている。
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するに至
っている。
【０００９】しかしながら、パワーＭＯＳＦＥＴ、ＩＧ
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。しかも、ダイオードＤを内蔵すること
は、ＭＯＳＦＥＴがＯＦＦしている期間中もダイオード
Ｄの動作電流が素子内部を流れることになるので、素子
の動作電流による発熱とダイオードＤの動作電流による
発熱とが相乗効果となって素子の破壊耐量を劣化させる
という欠点をも合わせ持つことになる。
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。しかも、ダイオードＤを内蔵すること
は、ＭＯＳＦＥＴがＯＦＦしている期間中もダイオード
Ｄの動作電流が素子内部を流れることになるので、素子
の動作電流による発熱とダイオードＤの動作電流による
発熱とが相乗効果となって素子の破壊耐量を劣化させる
という欠点をも合わせ持つことになる。
【００１０】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、セル領域の外周にＰ型の環状領
域とＮ型の阻止領域を形成し、阻止領域の下部がピンチ
抵抗となるようにソース電極を環状領域と阻止領域にコ
ンタクトさせ、環状領域における蓄積キャリアの消滅を
意識的に遅延させることにより、内蔵ダイオードＤのソ
フトリカバリー特性を改善し、誘導性負荷駆動用素子と
して好適な特性を持つパワーＭＯＳＦＥＴ、ＩＧＢＴを
提案するものである。
に鑑みなされたもので、セル領域の外周にＰ型の環状領
域とＮ型の阻止領域を形成し、阻止領域の下部がピンチ
抵抗となるようにソース電極を環状領域と阻止領域にコ
ンタクトさせ、環状領域における蓄積キャリアの消滅を
意識的に遅延させることにより、内蔵ダイオードＤのソ
フトリカバリー特性を改善し、誘導性負荷駆動用素子と
して好適な特性を持つパワーＭＯＳＦＥＴ、ＩＧＢＴを
提案するものである。
【００１１】
【作用】本発明によれば、環状領域の領域が、ベースが
前記ピンチ抵抗を介してソース電極に接続された形とな
るので、ダイオードＤの接合が回復した後、前記ピンチ
抵抗により阻止領域と環状領域とのＰＮ接合がＯＮして
阻止領域から環状領域への小数キャリアの注入が新たに
生じる。環状領域へ注入された小数キャリアは、前記ピ
ンチ抵抗を介してソースに引き抜かれるか、又はドレイ
ン側から供給されるホールのドリフト電流によって消滅
するしかない。そのため、逆回復特性の波形が尖頭値Ｉ
RPを迎えた後に傾きが２段階に変化する形になる。
前記ピンチ抵抗を介してソース電極に接続された形とな
るので、ダイオードＤの接合が回復した後、前記ピンチ
抵抗により阻止領域と環状領域とのＰＮ接合がＯＮして
阻止領域から環状領域への小数キャリアの注入が新たに
生じる。環状領域へ注入された小数キャリアは、前記ピ
ンチ抵抗を介してソースに引き抜かれるか、又はドレイ
ン側から供給されるホールのドリフト電流によって消滅
するしかない。そのため、逆回復特性の波形が尖頭値Ｉ
RPを迎えた後に傾きが２段階に変化する形になる。
【００１２】
【実施例】以下に本発明の第１の実施例を図面を参照し
ながら詳細に説明する。図１は本発明の縦型ＭＯＳＦＥ
Ｔを示す断面図である。同図において、共通ドレインと
なる半導体基板は裏面側にＮ＋型の半導体層１１を具備
しその上に例えばエピタキシャル形成したＮ型の半導体
層１２を有する。Ｎ型半導体層１２の表面には多数の規
則的に配列されたＰ型のベース領域１３を備えており、
ベース領域１３はＭＯＳＦＥＴのチャンネル部分を形成
するＰ型の浅い領域１４と浅い領域１４より拡散深さが
深いＰ＋型の深い領域１５を有する。ベース領域１３の
表面にはＮ＋型のソース領域１６を具備する。チャンネ
ル部分の上部にはゲート酸化膜となるシリコン酸化膜を
介してポリシリコンゲート電極１７が配置され、ゲート
電極１７に印加する制御電圧によってベース領域１３の
浅い領域１４の表面にチャンネルを形成して、ソース・
ドレイン間の電流を制御するようになっている。上述の
ベース１３、ソース１６およびゲート電極１７が単位セ
ルとなり単位セルを多数並列接続して１つのＭＯＳＦＥ
Ｔを構成する。１８は酸化膜に形成したコンタクトホー
ルを介してベース領域１３とソース領域１６の両方にオ
ーミックコンタクトするソース電極、１９はＮ＋型半導
体層１１にコンタクトするドレイン電極である。
ながら詳細に説明する。図１は本発明の縦型ＭＯＳＦＥ
Ｔを示す断面図である。同図において、共通ドレインと
なる半導体基板は裏面側にＮ＋型の半導体層１１を具備
しその上に例えばエピタキシャル形成したＮ型の半導体
層１２を有する。Ｎ型半導体層１２の表面には多数の規
則的に配列されたＰ型のベース領域１３を備えており、
ベース領域１３はＭＯＳＦＥＴのチャンネル部分を形成
するＰ型の浅い領域１４と浅い領域１４より拡散深さが
深いＰ＋型の深い領域１５を有する。ベース領域１３の
表面にはＮ＋型のソース領域１６を具備する。チャンネ
ル部分の上部にはゲート酸化膜となるシリコン酸化膜を
介してポリシリコンゲート電極１７が配置され、ゲート
電極１７に印加する制御電圧によってベース領域１３の
浅い領域１４の表面にチャンネルを形成して、ソース・
ドレイン間の電流を制御するようになっている。上述の
ベース１３、ソース１６およびゲート電極１７が単位セ
ルとなり単位セルを多数並列接続して１つのＭＯＳＦＥ
Ｔを構成する。１８は酸化膜に形成したコンタクトホー
ルを介してベース領域１３とソース領域１６の両方にオ
ーミックコンタクトするソース電極、１９はＮ＋型半導
体層１１にコンタクトするドレイン電極である。
【００１３】前記単位セルは半導体チップの中央部分に
規則的に配置されてセル領域を形成する。セル領域の周
辺部分にはＰ＋型のガードリング領域２０が複数本前記
セル領域を囲むように配置され、最外周にはＮ＋型のア
ニュラリング２１を配置しアルミ電極によりシールドメ
タル２２をコンタクトさせる。ベース領域１３の深い領
域１５とガードリング領域２０とを同時工程で形成する
と、両者の不純物濃度、拡散深さは同一となる。
規則的に配置されてセル領域を形成する。セル領域の周
辺部分にはＰ＋型のガードリング領域２０が複数本前記
セル領域を囲むように配置され、最外周にはＮ＋型のア
ニュラリング２１を配置しアルミ電極によりシールドメ
タル２２をコンタクトさせる。ベース領域１３の深い領
域１５とガードリング領域２０とを同時工程で形成する
と、両者の不純物濃度、拡散深さは同一となる。
【００１４】前記セル領域の周囲にはＰ＋型の環状領域
２３を有する。環状領域２３はセル領域とガードリング
領域２０との間に位置し、環状パターンの一部でソース
電極２８に電気的に接続されている。ベース領域１３の
深い領域１５と環状領域２３とを同時工程で形成すれ
ば、両者の不純物濃度、拡散深さは同一である。但し環
状領域２３にはチャンネルを形成する浅い領域１４は形
成しない。そして、環状領域２３の形状に沿って表面に
Ｎ＋型の阻止領域２４を形成する。阻止領域２４は酸化
膜に形成したコンタクトホールを介してソース電極１８
にコンタクトする。
２３を有する。環状領域２３はセル領域とガードリング
領域２０との間に位置し、環状パターンの一部でソース
電極２８に電気的に接続されている。ベース領域１３の
深い領域１５と環状領域２３とを同時工程で形成すれ
ば、両者の不純物濃度、拡散深さは同一である。但し環
状領域２３にはチャンネルを形成する浅い領域１４は形
成しない。そして、環状領域２３の形状に沿って表面に
Ｎ＋型の阻止領域２４を形成する。阻止領域２４は酸化
膜に形成したコンタクトホールを介してソース電極１８
にコンタクトする。
【００１５】図２は環状領域２３部分を示す、（Ａ）拡
大平面図、（Ｂ）ＡＡ線断面図である。セル領域は、島
状に形成した複数のベース領域１３、リング状のＮ＋エ
ミッタ領域１６、そして格子状に形成したゲート電極１
７から成り、格子状のゲート電極１７に隣接して環状領
域２３が形成されている。ゲート電極１７は環状領域２
３に達しているが環状領域２３とはコンタクトしていな
い。また、ベース領域１３が格子状に、ゲート電極１７
が島状の形成を有する様な、図２（Ａ）とは反転したパ
ターンでも同様である。
大平面図、（Ｂ）ＡＡ線断面図である。セル領域は、島
状に形成した複数のベース領域１３、リング状のＮ＋エ
ミッタ領域１６、そして格子状に形成したゲート電極１
７から成り、格子状のゲート電極１７に隣接して環状領
域２３が形成されている。ゲート電極１７は環状領域２
３に達しているが環状領域２３とはコンタクトしていな
い。また、ベース領域１３が格子状に、ゲート電極１７
が島状の形成を有する様な、図２（Ａ）とは反転したパ
ターンでも同様である。
【００１６】ゲート電極１７の表面、および環状領域２
３の表面はシリコン酸化膜で被覆されている。ソース電
極１８はゲート電極１７の格子の目の部分で前記酸化膜
に形成したコンタクトホールを介してＰ＋ベース領域１
３とＮ＋ソース領域１６の両方にコンタクトする。さら
に、ソース電極１８は環状領域２３の端まで拡張され、
環状領域２３の形状に沿って環状に形成したコンタクト
ホール２６を介して阻止領域２４にコンタクトする。阻
止領域２４は部分的に途切れており、途切れた部分でソ
ース電極１８は環状領域２３の表面にコンタクトする
（図２（Ａ）符号２６の部分）。本実施例では、コンタ
クト部分２６を環状領域２３の４隅に配置した。
３の表面はシリコン酸化膜で被覆されている。ソース電
極１８はゲート電極１７の格子の目の部分で前記酸化膜
に形成したコンタクトホールを介してＰ＋ベース領域１
３とＮ＋ソース領域１６の両方にコンタクトする。さら
に、ソース電極１８は環状領域２３の端まで拡張され、
環状領域２３の形状に沿って環状に形成したコンタクト
ホール２６を介して阻止領域２４にコンタクトする。阻
止領域２４は部分的に途切れており、途切れた部分でソ
ース電極１８は環状領域２３の表面にコンタクトする
（図２（Ａ）符号２６の部分）。本実施例では、コンタ
クト部分２６を環状領域２３の４隅に配置した。
【００１７】ベース領域１３の深い領域１５とＮ型半導
体層１２とのＰＮ接合は不可避的にダイオードＤ（図１
に図示）を形成する。このダイオードＤは、ソース側が
アノードに、ドレイン側がカソードに各々接続された形
となるので、ソース・ドレイン間に逆接続された形とな
る。同時に、図２（Ｂ）に示すように阻止領域２４をエ
ミッタ、環状領域２３をベース、Ｎ型半導体層１２をコ
レクタとする寄生トランジスタ２７が、阻止領域２４と
環状領域２３とのピンチ抵抗Ｒを介してベースがソース
電極１８に、エミッタがソース電極１８に、コレクタが
Ｎ型半導体層１２に接続された形となる。これを等価回
路で表すと図３の通りになる。ダイオードＤと寄生トラ
ンジスタ２７とが並列にソース、ドレイン間に接続され
たものである。
体層１２とのＰＮ接合は不可避的にダイオードＤ（図１
に図示）を形成する。このダイオードＤは、ソース側が
アノードに、ドレイン側がカソードに各々接続された形
となるので、ソース・ドレイン間に逆接続された形とな
る。同時に、図２（Ｂ）に示すように阻止領域２４をエ
ミッタ、環状領域２３をベース、Ｎ型半導体層１２をコ
レクタとする寄生トランジスタ２７が、阻止領域２４と
環状領域２３とのピンチ抵抗Ｒを介してベースがソース
電極１８に、エミッタがソース電極１８に、コレクタが
Ｎ型半導体層１２に接続された形となる。これを等価回
路で表すと図３の通りになる。ダイオードＤと寄生トラ
ンジスタ２７とが並列にソース、ドレイン間に接続され
たものである。
【００１８】以上に説明した本発明による縦型ＭＯＳＦ
ＥＴのダイオードＤの逆回復特性ｔｒｒは以下の通りと
なる。但し、ベース領域１３の拡散と同時的に金、白
金、プラチナ等のライフタイムキラー物質を拡散する、
電子線照射を行う、などの手段によって、ダイオードＤ
の蓄積キャリアＱｒｒが全体的に小さくされているもの
とする。
ＥＴのダイオードＤの逆回復特性ｔｒｒは以下の通りと
なる。但し、ベース領域１３の拡散と同時的に金、白
金、プラチナ等のライフタイムキラー物質を拡散する、
電子線照射を行う、などの手段によって、ダイオードＤ
の蓄積キャリアＱｒｒが全体的に小さくされているもの
とする。
【００１９】図４は前記ダイオードＤの素子内部におけ
るキャリア（電子）濃度分布の時間変化を示す図、図５
は図４の分布変化を基にダイオードＤの逆回復時の電流
波形を示す図である。以下、図４と図５を参照しなが
ら、電流波形の変化を説明する。先ず時刻ｔ０では、ダ
イオードＤが順方向動作してＰＮ接合のアノード側から
カソード側に一定量のキャリアの注入が行われている。
Ｎ型半導体層１２を拡散する課程でライフタイムによる
キャリアの消滅があるので、図示したように右下がりの
分布状態となる。Ｐ＋ベース領域１３と環状領域２３は
キャリアの注入が両者共全く同等に行われている。
るキャリア（電子）濃度分布の時間変化を示す図、図５
は図４の分布変化を基にダイオードＤの逆回復時の電流
波形を示す図である。以下、図４と図５を参照しなが
ら、電流波形の変化を説明する。先ず時刻ｔ０では、ダ
イオードＤが順方向動作してＰＮ接合のアノード側から
カソード側に一定量のキャリアの注入が行われている。
Ｎ型半導体層１２を拡散する課程でライフタイムによる
キャリアの消滅があるので、図示したように右下がりの
分布状態となる。Ｐ＋ベース領域１３と環状領域２３は
キャリアの注入が両者共全く同等に行われている。
【００２０】ダイオードＤに逆バイアスが印加された瞬
間から、ダイオードの内部（Ｐ＋型ベース領域１３と環
状領域２３、およびＮ型半導体層１２）に蓄積されたキ
ャリアの引き抜きが始まり、同時にダイオードＤの両端
に流れる電流ＩFは急激に低下する。キャリアの引き抜
きは、先ずソース電極１８とドレイン電極１９に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け内部のキャリアが全体的に電極側にシフトする、とい
うような移動になる。これに加えてライフタイムによる
消滅の分が加わることになる。
間から、ダイオードの内部（Ｐ＋型ベース領域１３と環
状領域２３、およびＮ型半導体層１２）に蓄積されたキ
ャリアの引き抜きが始まり、同時にダイオードＤの両端
に流れる電流ＩFは急激に低下する。キャリアの引き抜
きは、先ずソース電極１８とドレイン電極１９に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け内部のキャリアが全体的に電極側にシフトする、とい
うような移動になる。これに加えてライフタイムによる
消滅の分が加わることになる。
【００２１】時刻ｔ１においては、Ｎ型半導体層１２内
にはかなりのキャリアが残っていることが分かる。環状
領域２３とＮ型半導体層１２とのＰＮ接合は、ソース電
極１８がコンタクトしている領域の近傍ではダイオード
Ｄと同等の過渡特性を示す。しかし、前記コンタクト部
分２６から離れた領域のキャリア（電子）は、ピンチ抵
抗Ｒを介してソース電極１８に引き抜かれている。その
ためピンチ抵抗Ｒによる電位差が阻止領域２４と環状領
域２３とのＰＮ接合を順バイアスするのに十分な電位差
に達したとき、寄生トランジスタ２７のエミッタ・ベー
ス接合がＯＮして、阻止領域２４から環状領域２３へ小
数キャリア（電子）の大量の注入が新たに行われる。環
状領域２３は数μもの深い拡散深さを有し、阻止領域２
４は０．５μ程度しかないので、寄生トランジスタの電
流増幅率は極めて小さく、その為ＯＮ動作までには至ら
ないと考えられる。
にはかなりのキャリアが残っていることが分かる。環状
領域２３とＮ型半導体層１２とのＰＮ接合は、ソース電
極１８がコンタクトしている領域の近傍ではダイオード
Ｄと同等の過渡特性を示す。しかし、前記コンタクト部
分２６から離れた領域のキャリア（電子）は、ピンチ抵
抗Ｒを介してソース電極１８に引き抜かれている。その
ためピンチ抵抗Ｒによる電位差が阻止領域２４と環状領
域２３とのＰＮ接合を順バイアスするのに十分な電位差
に達したとき、寄生トランジスタ２７のエミッタ・ベー
ス接合がＯＮして、阻止領域２４から環状領域２３へ小
数キャリア（電子）の大量の注入が新たに行われる。環
状領域２３は数μもの深い拡散深さを有し、阻止領域２
４は０．５μ程度しかないので、寄生トランジスタの電
流増幅率は極めて小さく、その為ＯＮ動作までには至ら
ないと考えられる。
【００２２】時刻ｔ２になると、ダイオードＤのＰＮ接
合が回復（空乏層が現れる）しつつあることが分かる。
ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値ＩRP
を迎え、かつダイオードの逆方向電圧ＶRが立ち上がり
始める。時刻ｔ３になると、ＰＮ接合は完全に回復し、
Ｎ型半導体層１２に残存するキャリアはかなり少ないも
のになる。そのため電流波形は限りなく０に近いものと
なり、ソース、ドレイン間の逆方向電圧ＶRが大きくな
る。
合が回復（空乏層が現れる）しつつあることが分かる。
ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値ＩRP
を迎え、かつダイオードの逆方向電圧ＶRが立ち上がり
始める。時刻ｔ３になると、ＰＮ接合は完全に回復し、
Ｎ型半導体層１２に残存するキャリアはかなり少ないも
のになる。そのため電流波形は限りなく０に近いものと
なり、ソース、ドレイン間の逆方向電圧ＶRが大きくな
る。
【００２３】ダイオードＤのＰＮ接合が完全に回復した
状態では、ソース電極１８には負電位が印可され、環状
領域２３とＮ型半導体層１２とのＰＮ接合も空乏層が完
全に回復した状態となる。従って前記環状領域２３に新
たに注入されたキャリア（電子）は行き場を失い、その
消滅はライフタイムによる消滅か、あるいは前記空乏層
を超えてドレインから供給されるホールのドリフト電流
によってしか消滅できない。これらの消滅は電極に引き
抜かれるのに比べて遙かに時間がかかる。
状態では、ソース電極１８には負電位が印可され、環状
領域２３とＮ型半導体層１２とのＰＮ接合も空乏層が完
全に回復した状態となる。従って前記環状領域２３に新
たに注入されたキャリア（電子）は行き場を失い、その
消滅はライフタイムによる消滅か、あるいは前記空乏層
を超えてドレインから供給されるホールのドリフト電流
によってしか消滅できない。これらの消滅は電極に引き
抜かれるのに比べて遙かに時間がかかる。
【００２４】従って、時刻ｔ３から時刻ｔ４までは前記
環状領域２３内部でのキャリアの消滅による電流波形が
支配的となり、時刻ｔ４になって、始めて環状領域２３
に蓄積されたキャリアが消滅する。このように、環状領
域２３では蓄積キャリアの消滅が部分的に遅延するの
で、Ｎ型半導体層１２のキャリアがほぼ消滅する時刻ｔ
３から環状領域２３のキャリアが消滅する時刻ｔ４間ま
での間で、電流波形の傾きが変化するような特性を持た
せることができるのである。
環状領域２３内部でのキャリアの消滅による電流波形が
支配的となり、時刻ｔ４になって、始めて環状領域２３
に蓄積されたキャリアが消滅する。このように、環状領
域２３では蓄積キャリアの消滅が部分的に遅延するの
で、Ｎ型半導体層１２のキャリアがほぼ消滅する時刻ｔ
３から環状領域２３のキャリアが消滅する時刻ｔ４間ま
での間で、電流波形の傾きが変化するような特性を持た
せることができるのである。
【００２５】尚、阻止領域２４から環状領域２３までの
横方向の距離は、少なくとも深さ方向の距離より同じか
大とする。これは寄生トランジスタ２７の電流増幅率を
小さく保つためであり、阻止領域２４はゲート電極１７
をマスクとして形成するので、ゲート電極１７は環状領
域２３にオーバーラップさせている。以上に説明した本
発明の縦型ＭＯＳＦＥＴ装置は、環状領域２３で蓄積キ
ャリアの消滅を部分的に遅延させたので、逆回復特性の
電流波形が筅頭値ＩRPを迎えた後に傾きが２段階に変化
するような特性とすることができる。これは、逆回復時
間ｔｒｒを短く、つまり蓄積電荷量Ｑｒｒ（図５の斜線
部分の面積）が小さい状態を維持したままで、電流波形
が筅頭値ＩRPを迎えてから完全にゼロになるまでの時間
ｔｄを長くできることを意味する。よって、ソフトリカ
バリー特性に優れたダイオードＤを内蔵することができ
る。また、ライフタイムキラー物質の導入によりさらに
逆回復時間ｔｒｒを短くしても、環状領域２３の作用に
より電圧波形のリンギング等が生じることのないダイオ
ード特性にでき、誘導性負荷駆動用素子として最適のダ
イオードＤを内蔵できるものである。
横方向の距離は、少なくとも深さ方向の距離より同じか
大とする。これは寄生トランジスタ２７の電流増幅率を
小さく保つためであり、阻止領域２４はゲート電極１７
をマスクとして形成するので、ゲート電極１７は環状領
域２３にオーバーラップさせている。以上に説明した本
発明の縦型ＭＯＳＦＥＴ装置は、環状領域２３で蓄積キ
ャリアの消滅を部分的に遅延させたので、逆回復特性の
電流波形が筅頭値ＩRPを迎えた後に傾きが２段階に変化
するような特性とすることができる。これは、逆回復時
間ｔｒｒを短く、つまり蓄積電荷量Ｑｒｒ（図５の斜線
部分の面積）が小さい状態を維持したままで、電流波形
が筅頭値ＩRPを迎えてから完全にゼロになるまでの時間
ｔｄを長くできることを意味する。よって、ソフトリカ
バリー特性に優れたダイオードＤを内蔵することができ
る。また、ライフタイムキラー物質の導入によりさらに
逆回復時間ｔｒｒを短くしても、環状領域２３の作用に
より電圧波形のリンギング等が生じることのないダイオ
ード特性にでき、誘導性負荷駆動用素子として最適のダ
イオードＤを内蔵できるものである。
【００２６】さらに本発明の最大のメリットは、コンタ
クト部２６間の間隔を適宜変更することにより電流波形
を任意にコントロールすることが可能であるという点で
ある。これはピンチ抵抗Ｒの値を変更することで環状領
域２３に新たなキャリアの注入を引き起こす時刻を変更
できるからであり、パターン変更だけで任意の波形が得
られるので、製造上のメリットは大である。但しコンタ
クトホール２６間の距離が小さすぎると、ＰＮ接合がＯ
Ｎできなくなるので、その間隔はおおむね数ｍｍ以上の
距離を要する。
クト部２６間の間隔を適宜変更することにより電流波形
を任意にコントロールすることが可能であるという点で
ある。これはピンチ抵抗Ｒの値を変更することで環状領
域２３に新たなキャリアの注入を引き起こす時刻を変更
できるからであり、パターン変更だけで任意の波形が得
られるので、製造上のメリットは大である。但しコンタ
クトホール２６間の距離が小さすぎると、ＰＮ接合がＯ
Ｎできなくなるので、その間隔はおおむね数ｍｍ以上の
距離を要する。
【００２７】図６は本発明をＩＧＢＴ（絶縁ゲートバイ
ポーラトランジスタ）に適用した例を示す。図１の構成
に加えて、ドレイン側にＰ＋層とＮ＋層とが交互に連続
するユニバーサル基板２８を追加している。通常のＩＧ
ＢＴはＰ＋基板を用いるが、Ｐ＋基板では環状領域２３
とＮ型半導体層１２とのＰＮ接合が本発明のダイオード
Ｄとして機能できないので、ユニバーサル基板２８とし
てある。
ポーラトランジスタ）に適用した例を示す。図１の構成
に加えて、ドレイン側にＰ＋層とＮ＋層とが交互に連続
するユニバーサル基板２８を追加している。通常のＩＧ
ＢＴはＰ＋基板を用いるが、Ｐ＋基板では環状領域２３
とＮ型半導体層１２とのＰＮ接合が本発明のダイオード
Ｄとして機能できないので、ユニバーサル基板２８とし
てある。
【００２８】
【発明の効果】以上に説明した通り、本発明によれば蓄
積キャリアの消滅が部分的に遅延する領域を形成するこ
とで、逆回復特性の電流波形の傾きが２段階に変化する
ように形成できる。従ってＭＯＳＦＥＴ内蔵のダイオー
ドＤの逆回復特性を、蓄積キャリアＱｒｒを小さく維持
したままで期間ｔｄを増大できるという、ソフトリカバ
リーに最適の特性にできる利点を有する。このＭＯＳＦ
ＥＴを回路に使用する場合は、従来の外付けダイオード
が不要になるので、回路構成を簡素化できる利点を有す
る。また、電圧波形のリンギングを環状領域２３の作用
で防止できるので、ライフタイムキラー物質の導入によ
り、さらにダイオードＤの高速化を図れる利点を有す
る。
積キャリアの消滅が部分的に遅延する領域を形成するこ
とで、逆回復特性の電流波形の傾きが２段階に変化する
ように形成できる。従ってＭＯＳＦＥＴ内蔵のダイオー
ドＤの逆回復特性を、蓄積キャリアＱｒｒを小さく維持
したままで期間ｔｄを増大できるという、ソフトリカバ
リーに最適の特性にできる利点を有する。このＭＯＳＦ
ＥＴを回路に使用する場合は、従来の外付けダイオード
が不要になるので、回路構成を簡素化できる利点を有す
る。また、電圧波形のリンギングを環状領域２３の作用
で防止できるので、ライフタイムキラー物質の導入によ
り、さらにダイオードＤの高速化を図れる利点を有す
る。
【００２９】さらに本発明は、コンタクト部分２６間の
間隔を適宜変更することにより電流波形を任意にコント
ロールすることが可能であるという利点をも有する。
間隔を適宜変更することにより電流波形を任意にコント
ロールすることが可能であるという利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための（Ａ）拡大平面図、
（Ｂ）ＡＡ線断面図である。
（Ｂ）ＡＡ線断面図である。
【図３】本発明を説明するための等価回路図である。
【図４】蓄積キャリアの濃度変化を説明するための図で
ある。
ある。
【図５】逆回復特性を説明するための図である。
【図６】本発明の第２の実施例を説明するための断面図
である。
である。
【図７】ＭＯＳＦＥＴの使用例を説明するための回路図
である。
である。
【図８】逆回復特性を説明するための図である。
【図９】従来例を説明するための断面図である。
Claims (4)
- 【請求項１】 共通ドレインとなる一導電型の半導体層
の表面に形成した逆導電型のベース領域、前記ベース領
域の表面に形成した逆導電型のソース領域、前記ベース
領域のチャンネル領域の上にゲート絶縁膜を介して形成
したゲート電極を単位セルとし、 前記単位セルを多数個規則的に配列し、全体を前記ベー
ス領域と前記ソース領域との両方にコンタクトするソー
ス電極で接続した絶縁ゲート型半導体装置において、 前記セル部分を囲むように外周に逆導電型の環状領域を
形成し、 前記環状領域の表面に逆導電型の阻止領域を設け、 前記ソース電極が、前記阻止領域の下部がピンチ抵抗と
なるように前記環状領域の一部にコンタクトし、且つ前
記阻止領域の表面にコンタクトすることを特徴とする絶
縁ゲート型半導体装置。 - 【請求項２】 前記環状領域を前記ベース領域と同時的
に形成したことを特徴とする請求項１記載の絶縁ゲート
型半導体装置。 - 【請求項３】 前記環状領域を前記ソース領域と同時的
に形成したことを特徴とする請求項１記載の絶縁ゲート
型半導体装置。 - 【請求項４】 前記一導電型型の半導体層と前記ベース
領域とが形成するＰＮ接合に、ライフタイムキラー物質
を導入したことを特徴とする請求項１記載の絶縁ゲート
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6313541A JPH08172183A (ja) | 1994-12-16 | 1994-12-16 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6313541A JPH08172183A (ja) | 1994-12-16 | 1994-12-16 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172183A true JPH08172183A (ja) | 1996-07-02 |
Family
ID=18042568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6313541A Pending JPH08172183A (ja) | 1994-12-16 | 1994-12-16 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401737B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 고내압 구조를 가지는 반도체소자 |
| EP2383790B1 (en) * | 2001-04-04 | 2019-07-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a drain region underlying a gate contact pad |
-
1994
- 1994-12-16 JP JP6313541A patent/JPH08172183A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401737B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 고내압 구조를 가지는 반도체소자 |
| EP2383790B1 (en) * | 2001-04-04 | 2019-07-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a drain region underlying a gate contact pad |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060418 |