CN104022146A - 一种半导体功率器件的终端结构 - Google Patents
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Abstract
本发明涉及半导体技术，具体的说是涉及一种半导体功率器件的终端结构。本发明的半导体功率器件的终端结构，该终端结构包括第一导电类型半导体衬底和设置在第一导电类型半导体衬底上层的外延层；其特征在于，该终端结构有且仅有主结，在该终端结构的截面上，所述主结设置在外延层上层，主结与外延层相互平行延伸至器件边沿，在主结中靠近器件栅极处设置有欧姆接触，主结上层设置有绝缘隔离层，绝缘隔离层上层设置有金属层。本发明的有益效果为，适用于任何耐压范围，对制造工艺无任何特殊要求，缓解了终端占用面积与工艺之间的矛盾，并且不会增加成本，同时还具有较好的容差。本发明尤其适用于半导体功率器件的终端结构。
Description
技术领域
本发明属于半导体技术，具体的说是涉及一种半导体功率器件的终端结构。
背景技术
随着功率半导体器件应用领域的不断扩大，市场对其性能要求亦愈来愈高，如要求击穿电压的进一步提升、导通电阻的减小等。若采用传统的制造工艺，进一步提高器件的击穿电压，则终端结构需要占用更大的面积，这无形中亦减小元胞区的面积，从而降低了导通电阻减小的可能性。特别是功率器件击穿电压越高，此表现越明显。同时，终端结构占用面积的增加对器件面积的进一步缩小也是一个很大障碍。
如图1所示，为理想平行平面结击穿时示意图，它包括N型重掺杂衬底101，轻掺杂外延区102，及P型掺杂的体区103，其中外延102与P体区103形成平行平面结，图中虚线表示耗尽层边界的位置。此结构的耐压主要由外延102的掺杂浓度及厚度决定，可以实现理论计算上得出的击穿的电压，是为理想击穿电压。
实际上，功率器件中形成的PN结如图2所示，由于外延202与P型体区203形成的PN是柱状结，因此电场在柱状结凸面处集中而造成器件提前击穿，低于理想平行平面结的击穿电压，降低了器件的耐压。
为了解决上面的问题，不同的终端技术被提出，如场限环、场板、阶梯场板、斜场板、结终端扩展及深沟槽终端技术等。由于工艺制造及成本原因，工业界广泛应用的是场限环与场板技术，分别如图3与图4所示，其中虚线表示耗尽层边界的位置。它们均是通过延伸耗尽区减小电场的集中，从而提高耐压。然而，这些技术的实现需要占用更大的面积，增加了芯片面积。因此，半导体功率器件终端占用面积与制造工艺、芯片面积之间的矛盾依然存在。
发明内容
本发明所要解决的，就是针对传统功率半导体器件终端存在的上述问题，提出了一种能有效减小终端结构的占用面积的结构。
本发明解决上述技术问题所采用的技术方案是：一种半导体功率器件的终端结构，如图5所示，该终端结构包括第一导电类型半导体衬底501和设置在第一导电类型半导体衬底501上层的外延层502；其特征在于，该终端结构有且仅有主结510，在该终端结构的截面上，所述主结510设置在外延层502上层，主结510与外延层502相互平行延伸至器件边沿，在主结510中靠近器件栅极处设置有欧姆接触508，主结510上层设置有绝缘隔离层507，绝缘隔离层507上层设置有金属层509。
具体的，所述外延层502为第一导电类型半导体外延层，所述主结510为第二导电类型半导体主结。
具体的，所述外延层502为第二导电类型半导体外延层，所述主结510为第一导电类型半导体主结。
具体的，所述绝缘隔离层507在主结510上方的长度不限，甚至可以不存在。
具体的，所述金属层509的长度不限，可长至与欧姆接触508相齐，亦可长至芯片边缘。
具体的，所述欧姆接触508可为主结510相同导电类型的欧姆接触，亦可为第一、第二导电类型同时存在的欧姆接触，即此时的所述主结510为大尺寸元胞。
本发明的有益效果为，适用于任何耐压范围，对制造工艺无任何特殊要求，缓解了终端占用面积与工艺之间的矛盾，并且不会增加成本，同时还具有较好的容差。
附图说明
图1是理想平行平面结击穿时剖面结构示意图；
图2是实际功率器件中PN结形成柱状结的剖面结构示意图；
图3是工业界常用的场限环终端结构示意图；
图4是工业界常用的场板终端结构示意图；
图5是本发明的结构示意图；
图6是实施例VDMOS的结构示意图；
图7是实施例用于750V高压VDMOSFET终端时的仿真结果。
具体实施方式
下面结合附图，详细描述本发明的技术方案
如图3和图4所示，传统器件的终端结构，在外延层中包括主结和场限环或场板，其主结的内边沿处与元胞的PN结形成的为柱状结，而柱状结的存在会造成电势线的弯曲，即电场在此处集中。电场可分解为两部分：水平方向电场(X方向)与垂直方向电场(Y方向)。水平方向的电场是由于柱状结“边沿效应”(The Edge Effect)的存在造成电势线的弯曲而产生的；垂直方向的电场是源漏极之间的电势差与柱状结的“边沿效应”共同作用的结果。因此在主结的柱状处，其Y方向的电场比X方向的电场大的多，因此X方向电场可能随着主结长度的增加而迅速减小，以至于其值最终将至0，而此时主结长度进一步增加已对器件的耐压无太大影响。本发明的终端结构，只包括了主结，主结外边界即为芯片的边界，因此在主结的尾端形成的是平行平面结而不是柱状结，这就消除电场在主结外边沿的集中，从而终端结构不会发生提前击穿。
在本发明所述的终端结构中，金属层509的长度即场板的长度对器件的击穿电压无太太影响。主结510甚至可以形成N+源极，与P+接触一起作为欧姆接触连接到源电极上。
实施例：
在第一导电类型衬底501上生长第一导电类型或者第二导电类型外延502，在栅氧化层503上做多晶硅栅极504，接着用与外延502导电类型相反的导电类型在元胞区与外延502形成柱状PN结体区505，同时在终端部分形成只有半个柱状结的主结510，其外边沿即是芯片边沿。为了在有源区形成导电沟道，在元胞区进行离子注入退火形成第一导电类型源极506。在元胞区与主结510上层做层间绝缘隔离层507，此层通常具有一定的厚度。为了减小接触电阻，在元胞区的体区505与主结510形成欧姆接触508，然后在绝缘隔离层507上层做金属层509及后续工艺步骤。本例中第一导电类型为N型，第二导电类型为P型，外延502为第一导电类型，如图6所示。
将本例应用于750V VDMOSFET时，衬底采用锑掺杂的电阻率为0.08Ω·cm的衬底；外延为磷掺杂，其参数为R17T56，栅极氧化层厚度为，栅极多晶硅厚度为0.7μm，栅长为6μm，元胞尺寸为12.0μm。在保持这些参数不变的前提下，逐渐增加主结的宽度，即增加终端面积，观察终端结构柱状结处电场的变化。本实施例中终端结构整体长度随机选取，分别为17μm、32μm、52μm、72μm、102μm、152μm，在A点处做水平切线，截取终端结构柱状结处的电场仿真结果如图7所示。
图7是在图6中点A处沿主结做水平直线得出的终端结构的电场分布。图7中电场分布曲线整体上分为两组，图中上方一组表示的是电场的绝对值。可以看到6组不同终端长度下，在存在终端的部分，它们的电场分布曲线基本重合。可以看到它们电场存在两个峰值，分别位于两个PN结的底部。它们最大电场位于元胞区PN结底部，此处即为发生雪崩击穿时的位置。在第二个峰值之后电场迅速下降至一常数，且随着终端结构宽度的增加，此值波动很小，可认为基本上保持不变，此值有垂直方向电场决定。图7下方第二组曲线是第一组曲线的水平方向的电场分量，由于柱状PN结的的，因此此组曲线亦有两个电场峰值，且电场峰值约为6.0E4V/cm，此值比较小，因此水平电场随着终端宽度的增加很快接近最后下降为0，观察到的此现象亦验证了前面提到的本发明基于的思想的正确性。基本上当X＝30μm时，水平方向电场分量已接近于0，它对击穿电压的贡献已可忽略。因此可在较短的终端结构上实现较高的耐压。
应当说明的是，在本发明提出的终端结构不仅仅适用于VDMOS，同时适用于UMOS等其他功率器件的终端；同时，层间隔离上覆盖的金属的长度对器件耐压基本上没有影响。最后，当主结区域亦进行N+注入退火后，此时主结亦是尺寸超大的元胞，这种结构下，耐压同样基本上不受影响。
综上所述，本发明的终端结构，具体有以下有益效果：
1、具有通用性，即适用于任何耐压范围。例如对于功率金属氧化物场效应管(PowerMOSFET)来说，可用于沟槽型MOSFET(UMOS，耐压一般在中低压范围内)；亦可用于平面型MOSFET(VDMOSFET,此结构通常用于中高压)。器件的耐压越高，本发明提出的终端结构的优越性越明显；
2、对制造工艺无任何特殊要求，现有的传统工艺即可应用，缓解了终端占用面积与工艺之间的矛盾；
3、本发明提出的终端结构在制造过程中，与元胞区使用同样的掩膜与工艺，因此不会造成成本的增加，特别对于高压器件来说。例如目前常用的高压VDMOSFET器件终端结构为了节省面积，通常在终端区单独进行一次P型深阱注入，形成部分主结与场限环，这就增加了掩膜与工序，亦会造成成本的增加；
4、本发明提出的终端结构具有较好的容差。此终端结构中不存在场限环，同时主结上源电极金属的场板(可谓之场板)对结构的耐压无太大的影响，因此此发明具有较好的容差。
5、本发明提出的终端结构可以提高终端效率，即愈加接近理想平行平面结击穿电压，这是因为主结外边沿是平行平面结，不存在“边沿效应”。
Claims (3)
1.一种半导体功率器件的终端结构，该终端结构包括第一导电类型半导体衬底(501)和设置在第一导电类型半导体衬底(501)上层的外延层(502)；其特征在于，该终端结构有且仅有主结(510)，在该终端结构的截面上，所述主结(510)设置在外延层(502)上层，在主结(510)中靠近器件栅极处设置有欧姆接触(508)，主结(510)上层设置有绝缘隔离层(507)，绝缘隔离层(507)上层设置有金属层(509)。
2.根据权利要求1所述的一种半导体功率器件的终端结构，其特征在于，所述外延层(502)为第一导电类型半导体外延层，所述主结(510)为第二导电类型半导体主结。
3.根据权利要求1所述的一种半导体功率器件的终端结构，其特征在于，所述外延层(502)为第二导电类型半导体外延层，所述主结(510)为第一导电类型半导体主结。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107359189A (zh) * | 2016-05-09 | 2017-11-17 | 北大方正集团有限公司 | 一种垂直双扩散 mos 器件及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1432197A (zh) * | 2001-04-04 | 2003-07-23 | 三菱电机株式会社 | 半导体器件 |
| DE102004057792A1 (de) * | 2004-11-30 | 2006-06-01 | Infineon Technologies Austria Ag | Halbleiterbauteil |
| CN101330097A (zh) * | 2008-07-22 | 2008-12-24 | 中国电子科技集团公司第二十四研究所 | 增加击穿电压的半导体结构及制造方法 |
| CN102842609A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 结终端延伸结构及其制造方法 |
| JP2014038937A (ja) * | 2012-08-16 | 2014-02-27 | Mitsubishi Electric Corp | 半導体装置 |
-
2014
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1432197A (zh) * | 2001-04-04 | 2003-07-23 | 三菱电机株式会社 | 半导体器件 |
| DE102004057792A1 (de) * | 2004-11-30 | 2006-06-01 | Infineon Technologies Austria Ag | Halbleiterbauteil |
| CN101330097A (zh) * | 2008-07-22 | 2008-12-24 | 中国电子科技集团公司第二十四研究所 | 增加击穿电压的半导体结构及制造方法 |
| CN102842609A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 结终端延伸结构及其制造方法 |
| JP2014038937A (ja) * | 2012-08-16 | 2014-02-27 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107359189A (zh) * | 2016-05-09 | 2017-11-17 | 北大方正集团有限公司 | 一种垂直双扩散 mos 器件及其制作方法 |
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