CN102376762A - 超级结ldmos器件及制造方法 - Google Patents
超级结ldmos器件及制造方法 Download PDFInfo
- Publication number
- CN102376762A CN102376762A CN201010265250XA CN201010265250A CN102376762A CN 102376762 A CN102376762 A CN 102376762A CN 201010265250X A CN201010265250X A CN 201010265250XA CN 201010265250 A CN201010265250 A CN 201010265250A CN 102376762 A CN102376762 A CN 102376762A
- Authority
- CN
- China
- Prior art keywords
- type
- conduction type
- conduction
- channel region
- drift region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 56
- 239000010703 silicon Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims description 53
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 108091006146 Channels Proteins 0.000 claims description 40
- 229910052760 oxygen Inorganic materials 0.000 claims description 40
- 239000001301 oxygen Substances 0.000 claims description 40
- 238000002347 injection Methods 0.000 claims description 25
- 239000007924 injection Substances 0.000 claims description 25
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 24
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 238000005516 engineering process Methods 0.000 claims description 19
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052785 arsenic Inorganic materials 0.000 claims description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- 238000009826 distribution Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Abstract
本发明公开了一种超级结LDMOS器件，包括一横向超级结，所述横向超级结由互相接触的第一导电类型埋层和第二导电类型漂移区组成，第一导电类型埋层处于第二导电类型漂移区的底部且第一导电类型埋层和第二导电类型漂移区的接触面为一平行于硅衬底表面的横向面；第一导电类型埋层还横向延伸进入第一导电类型沟道区的底部并和第一导电类型沟道区形成接触。本发明公开了一种超级结LDMOS器件的制造方法。本发明能提高器件击穿电压的同时大幅度降低器件的导通电阻，能使得制造工艺更加简洁、廉价、且工艺稳定性更高。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结LDMOS器件；本发明还涉及一种超级结LDMOS器件的制造方法。
背景技术
高压MOSFET在电力电子、电源管理及LCD和LED驱动等领域得到广泛应用。高压MOSFET的器件结构多种多样，但其主要的性能指标有两个：击穿电压和导通电阻。为了在实现高击穿电压时低导通电阻，超级结(Superjunction)技术引起人们的高度重视，超级结是形成与漂移区平行而导电类型相反的区域，使得漂移区的耗尽不再是单一方向，而是由漏端电压和超级结形成漂移区的两维耗尽，从而可实现较高漂移区掺杂下的高击穿电压。在现有纵向结构的VDMOS中，超级结通常是在沟道区域刻出一定深度和宽度的深槽，并填入与沟道导电类型相同的硅材料，从而与漂移区形成垂直超级结；而在现有横向结构的LDMOS中，超级结则是在器件的宽度方向的有源区域刻蚀沟槽，并填入与沟道导电类型相同的硅材料，从而与漂移区形成垂直超级结。但无论是现有VDMOS还是现有LDMOS中的超级结，都需要有深槽刻蚀和硅填充工艺，这是两个复杂和昂贵的工艺，因为为了有好的填充效果，可能需要采用多次刻蚀和多次填充。另外深槽性超级结的沟槽都是通过光刻定义区域并刻蚀而成，光刻的套准和刻蚀尺寸都会造成高压MOSFET的特性漂移。
发明内容
本发明所要解决的技术问题是提供一种超级结LDMOS器件，能提高器件击穿电压的同时大幅度降低器件的导通电阻，能使得制造工艺更加简洁、廉价、且工艺稳定性更高；为此，本发明还提供一种超级结LDMOS器件的制造方法。
为解决上述技术问题，本发明提供的超级结LDMOS器件包括一横向超级结，所述横向超级结由互相接触的第一导电类型埋层和第二导电类型漂移区组成，所述第一导电类型埋层处于所述第二导电类型漂移区的底部且所述第一导电类型埋层和所述第二导电类型漂移区的接触面为一平行于硅衬底表面的横向面；所述第一导电类型埋层还横向延伸进入第一导电类型沟道区的底部并和所述第一导电类型沟道区形成接触。
进一步改进是，所述超级结LDMOS器件形成于第二导电类型硅衬底上，所述超级结LDMOS器件包括：一第一导电类型埋层、一第一导电类型沟道区、一第二导电类型漂移区、一第二导电类型源极、一第二导电类型漏极、一多晶硅栅。
所述第一导电类型埋层由形成于所述第二导电类型硅衬底的上部区域的第一导电类型离子注入区组成；在所述第一导电类型埋层的上部形成有一第二导电类型外延层。
所述第一导电类型沟道区为形成于所述第二导电类型外延层中的一第一导电类型离子注入区，所述第一导电类型离子注入区还纵向延伸进入所述第一导电类型埋层中并和所述第一导电类型埋层形成接触。
所述第二导电类型漂移区由位于所述第一导电类型沟道区的旁侧所述第二导电类型外延层构成，所述第二导电类型漂移区和所述第一导电类型埋层形成接触且接触面都为平行于硅衬底表面的横向面；所述第一导电类型埋层和所述第二导电类型漂移区互相接触形成所述横向超级结。
在所述第二导电类型漂移区形成一场氧，所述场氧和所述第一导电类型沟道区相隔一距离；在所述第一导电类型沟道区上部形成有所述多晶硅栅，所述多晶硅栅还横向延伸进入所述第二导电类型漂移区和所述场氧的上部，所述多晶硅栅通过一栅氧化硅和其底部的所述第一导电类型沟道区、所述第二导电类型漂移区相隔离；在所述多晶硅栅一旁侧的所述第一导电类型沟道区中形成有所述第二导电类型源极、在所述多晶硅栅另一旁侧且和所述场氧相邻接的所述第二导电类型漂移区中形成有所述第二导电类型漏极。
更进一步的改进是，所述超级结LDMOS器件为N型超级结LDMOS器件，所述第一导电类型为P型、所述第二导电类型为N型，所述第二导电类型硅衬底是一形成于P型硅衬底上的深N阱结构，所述深N阱通过离子注入工艺并进行退火推进形成，所述深N阱离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入；所述退火推进的时间和温度要满足使阱内杂质分布均匀。所述第一导电类型埋层为P型埋层，所述P型埋层的离子注入杂质为硼或铟，所述P型埋层的P型杂质体浓度大于所述深N阱中N型杂质的体浓度，所述P型埋层的结深小于所述深N阱的结深。所述第二导电类型外延层为N型外延层，掺杂工艺为在位N型掺杂，所述第二导电类型漂移区为N型漂移区；所述N型外延层的杂质浓度、厚度要和所述P型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述N型漂移区和所述P型埋层能全部耗尽。所述第一导电类型沟道区为P型沟道区，所述P型沟道区通过P型离子注入并退火推进形成，所述P型沟道区的结深大于所述N型外延层的结深并和所述P型埋层形成接触。
更进一步的改进是，所述超级结LDMOS器件为P型超级结LDMOS器件，所述第一导电类型为N型、所述第二导电类型为P型，所述第二导电类型硅衬底是P型硅衬底。所述第一导电类型埋层为N型埋层，所述N型埋层的离子注入杂质为磷或砷，所述N型埋层的杂质体浓度大于所述P型衬底的杂质体浓度。所述第二导电类型外延层为P型外延层，掺杂工艺为在位P型掺杂，所述第二导电类型漂移区为P型漂移区；所述P型外延层的杂质浓度、厚度要和所述N型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述P型漂移区和所述N型埋层能全部耗尽。所述第一导电类型沟道区为N型沟道区，所述N型沟道区通过N型离子注入并退火推进形成，所述N型沟道区的结深大于所述P型外延层的结深并和所述N型埋层形成接触。
为解决上述技术问题，本发明提供的超级结LDMOS器件的制造方法，包括如下步骤：
步骤一、在第二导电类型硅衬底上形成第一导电类型埋层。
步骤二、在所述第一导电类型埋层上部形成一第二导电类型外延层。
步骤三、在所述第二导电类型外延层的选定区域形成场氧。
步骤四、在所述第二导电类型外延层的选定区域进行第一导电类型离子注入并退火推进形成第一导电类型沟道区，所述第一导电类型沟道区的深度大于所述第二导电类型外延层的深度并和所述第一导电类型埋层形成接触；位于所述第一导电类型沟道区的旁侧所述第二导电类型外延层构成第二导电类型漂移区。
步骤五、在所述第二导电类型外延层上形成栅氧化硅、并在所述栅氧化硅上形成多晶硅栅，对所述多晶硅栅和所述栅氧化硅进行光刻、刻蚀，使所述多晶硅栅和所述栅氧化硅覆盖于所述第一导电类型沟道区上部区域并横向延伸进入所述第二导电类型漂移区和所述场氧上方。
步骤六、在所述多晶硅栅一旁侧的所述第一导电类型沟道区中形成第二导电类型源极、在所述多晶硅栅另一旁侧且和所述场氧相邻接的所述第二导电类型漂移区中形成第二导电类型漏极。
更进一步的改进是，所述超级结LDMOS器件为N型超级结LDMOS器件，所述第一导电类型为P型、所述第二导电类型为N型，步骤一中所述第二导电类型硅衬底是一形成于P型硅衬底上的深N阱结构，所述深N阱通过离子注入工艺并进行退火推进形成，所述深N阱离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入；所述退火推进的时间和温度要满足使阱内杂质分布均匀。步骤一中所述第一导电类型埋层为P型埋层，所述P型埋层的离子注入杂质为硼或铟，所述P型埋层的P型杂质体浓度大于所述深N阱中N型杂质的体浓度，所述P型埋层的结深小于所述深N阱的结深。步骤二中所述第二导电类型外延层为N型外延层，掺杂工艺为在位N型掺杂，所述第二导电类型漂移区为N型漂移区；所述N型外延层的杂质浓度、厚度要和所述P型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述N型漂移区和所述P型埋层能全部耗尽。步骤四中所述第一导电类型沟道区为P型沟道区，所述P型沟道区通过P型离子注入并退火推进形成，所述P型沟道区的结深大于所述N型外延层的结深并和所述P型埋层形成接触。
更进一步的改进是，所述超级结LDMOS器件为P型超级结LDMOS器件，所述第一导电类型为N型、所述第二导电类型为P型，步骤一中所述第二导电类型硅衬底是P型硅衬底。步骤一中所述第一导电类型埋层为N型埋层，所述N型埋层的离子注入杂质为磷或砷，所述N型埋层的杂质体浓度大于所述P型衬底的杂质体浓度。步骤二中所述第二导电类型外延层为P型外延层，掺杂工艺为在位P型掺杂，所述第二导电类型漂移区为P型漂移区；所述P型外延层的杂质浓度、厚度要和所述N型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述P型漂移区和所述N型埋层能全部耗尽。步骤四中所述第一导电类型沟道区为N型沟道区，所述N型沟道区通过N型离子注入并退火推进形成，所述N型沟道区的结深大于所述P型外延层的结深并和所述N型埋层形成接触。
相对于现有技术中的超级结为一种纵向超级结，本发明采用的一种横向超级结。本发明的横向超级结是通过埋层与所述埋层上下的漂移区形成超级结，并且所述埋层与沟道相连接、等电位，这样当漏端加高压时，中等掺杂的埋层能帮助纵向耗尽漂移区，使得晶体管承受高击穿电压。而且由于埋层的作用，能允许漂移区采用较高浓度的掺杂，这样就能大幅度降低LDMOS的导通电阻。另外本发明超级结的漂移区是通过外延形成，其厚度可精确控制，避开了常规超级结中光刻套准问题，能使得制造工艺更加简洁、廉价、且工艺稳定性更高。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例一超级结LDMOS器件结构示意图；
图2是本发明实施例二超级结LDMOS器件结构示意图；
图3-图8是本发明实施例一超级结LDMOS器件的制造方法各步骤中器件的结构示意图；
图9-图13是本发明实施例二超级结LDMOS器件的制造方法各步骤中器件的结构示意图。
具体实施方式
如图1所示，是本发明实施例一超级结LDMOS器件结构示意图。本发明实施例一超级结LDMOS器件是一种N型超级结LDMOS器件。所述N型超级结LDMOS器件，形成于P型硅衬底101的深N阱102上，包括：一P型埋层103、一P沟道区106、一P型漂移区104、一N型源极109、一N型漏极110、一多晶硅栅。
所述深N阱102通过离子注入工艺并进行退火推进形成，所述深N阱102离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入。
所述P型埋层103由形成于所述深N阱102的上部区域的P型离子注入区组成。所述P型埋层103的离子注入杂质为硼或铟，所述P型埋层103的P型杂质体浓度大于所述深N阱102中N型杂质的体浓度，所述P型埋层103的结深小于所述深N阱102的结深。
在所述P埋层103的上部形成有一N型外延层。所述P型沟道区106为形成于所述N型外延层中的一P型离子注入区，且所述P型离子注入区还需进行退火推进，所述P型离子注入区的结深大于所述N型外延层的结深，最后所述P型离子注入区还纵向延伸进入所述P埋层103中并和所述P型埋层103形成接触。
所述N型漂移区104由位于所述P型沟道区106的旁侧的所述N型外延层构成，所述N型漂移区104和所述P型埋层103形成接触且接触面都为平行于硅衬底101表面的横向面；所述P型埋层103和所述N型漂移区104互相接触形成所述横向超级结。所述N型外延层的掺杂工艺为在位N型掺杂，所述N型外延层的杂质浓度、厚度要和所述P型埋层103的杂质浓度、厚度相匹配，且要满足在所述漏极110加工作电压时所述N型漂移区104和所述P型埋层103能全部耗尽。
在所述N型漂移区104形成一场氧105，所述场氧105和所述P型沟道区106相隔一距离，所述场氧105能为浅沟槽隔离场氧(STI)、或为局部场氧(LOCOS)。在所述P型沟道区106上部形成有所述多晶硅栅108，所述多晶硅栅108还横向延伸进入所述N型漂移区104和所述场氧105的上部，所述多晶硅栅108通过一栅氧化硅107和其底部的所述P型沟道区106、所述N型漂移区104相隔离。在所述多晶硅栅108一旁侧的所述P型沟道区106中形成有重掺杂的所述N型源极109、在所述多晶硅栅108另一旁侧且和所述场氧105相邻接的所述N型漂移区104中形成有重掺杂的所述N型漏极110。
如图2所示，是本发明实施例二超级结LDMOS器件结构示意图。本发明实施例二超级结LDMOS器件是一种P型超级结LDMOS器件。所述P型超级结LDMOS器件形成于P型硅衬底201上，包括：一N型埋层203、一N型沟道区206、一P型漂移区204、一P型源极209、一P型漏极210、一多晶硅栅208。
所述N型埋层203由形成于所述P型硅衬底201的上部区域的N型离子注入区组成。所述N型埋层203的离子注入杂质为磷或砷，所述N型埋层203的杂质体浓度大于所述P型衬底的杂质体浓度。
在所述N型埋层203的上部形成有一P型外延层。所述N型沟道区206为形成于所述P型外延层中的一N型离子注入区，且所述N型离子注入区还需进行退火推进，所述N型离子注入区的结深大于所述P型外延层的结深，最后所述N型离子注入区还纵向延伸进入所述N型埋层203中并和所述N型埋层203形成接触。
所述P型漂移区204由位于所述N型沟道区206的旁侧所述P型外延层构成，所述P型漂移区204和所述N型埋层203形成接触且接触面都为平行于硅衬底201表面的横向面；所述N型埋层203和所述P型漂移区204互相接触形成所述横向超级结。所述P型外延层的掺杂工艺为在位P型掺杂，所述P型外延层的杂质浓度、厚度要和所述N型埋层203的杂质浓度、厚度相匹配，且要满足在所述漏极210加工作电压时所述P型漂移区204和所述N型埋层203能全部耗尽。
在所述P型漂移区204形成一场氧205，所述场氧和所述N型沟道区206相隔一距离，所述场氧205能为浅沟槽隔离场氧(STI)、或为局部场氧(LOCOS)。在所述N型沟道区206上部形成有所述多晶硅栅208，所述多晶硅栅208还横向延伸进入所述P型漂移区204和所述场氧205的上部，所述多晶硅栅208通过一栅氧化硅207和其底部的所述N型沟道区206、所述P型漂移区204相隔离；在所述多晶硅栅208一旁侧的所述N型沟道区206中形成有所述P型源极209、在所述多晶硅栅208另一旁侧且和所述场氧205相邻接的所述P型漂移区204中形成有所述P型漏极210。
如图3至图8所示，是本发明实施例一超级结LDMOS器件的制造方法各步骤中器件的结构示意图。本发明实施例一方法制造的器件为一N型超级结LDMOS器件，包括如下步骤：
步骤一、如图3所示，在P型硅衬底101上形成一深N阱102。如图4所示，在所述深N阱102中的上部区域形成P型埋层103。所述深N阱102通过离子注入工艺并进行退火推进形成，所述深N阱102的离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入；所述退火推进的时间和温度要满足使阱内杂质分布均匀。所述P型埋层103的离子注入杂质为硼或铟，所述P型埋层103的P型杂质体浓度大于所述深N阱102中N型杂质的体浓度，所述P型埋层103的结深小于所述深N阱102的结深。
步骤二、如图5所示，在所述P型埋层103上部形成一N型外延层104。所述N型外延层104的掺杂工艺为在位N型掺杂；所述N型外延层104的杂质浓度、厚度要和所述P型埋层103的杂质浓度、厚度相匹配，且要满足在所述漏极110加工作电压时所述N型漂移区和所述P型埋层103能全部耗尽。
步骤三、如图6所示，在所述N型外延层104的选定区域形成场氧105。所述场氧105能为浅沟槽隔离场氧(STI)、或为局部场氧(LOCOS)。
步骤四、如图7所示，在所述N型外延层104的选定区域进行P型离子注入并退火推进形成P型沟道区106，所述P型沟道区106的深度大于所述N型外延层104的深度并和所述P型埋层103形成接触；位于所述P型沟道区106的旁侧所述N型外延层104构成N型漂移区。
步骤五、如图8所示，在所述N型外延层104上形成栅氧化硅107、并在所述栅氧化硅107上形成多晶硅栅108，对所述多晶硅栅108和所述栅氧化硅107进行光刻、刻蚀，使所述多晶硅栅108和所述栅氧化硅107覆盖于所述P型沟道区106上部区域并横向延伸进入所述N型漂移区和所述场氧105上方。
步骤六、如图1所示，在所述多晶硅栅108一旁侧的所述P型沟道区106中形成N型源极109、在所述多晶硅栅108另一旁侧且和所述场氧105相邻接的所述N型漂移区中形成N型漏极110。
图9-图13是本发明实施例二超级结LDMOS器件的制造方法各步骤中器件的结构示意图。本发明实施例二方法制造的器件为一P型超级结LDMOS器件，包括如下步骤：
步骤一、如图9所示，在P型硅衬底201上形成N型埋层203。所述N型埋层203为N型埋层203，所述N型埋层203的离子注入杂质为磷或砷，所述N型埋层203的杂质体浓度大于所述P型硅衬底201的杂质体浓度。
步骤二、如图10所示，在所述N型埋层203上部形成一P型外延层204。所述P型外延层204的掺杂工艺为在位P型掺杂，所述P型外延层204的杂质浓度、厚度要和所述N型埋层203的杂质浓度、厚度相匹配，且要满足在所述漏极210加工作电压时所述P型漂移区和所述N型埋层203能全部耗尽。
步骤三、如图11所示，在所述P型外延层204的选定区域形成场氧205。所述场氧205能为浅沟槽隔离场氧(STI)、或为局部场氧(LOCOS)。
步骤四、如图12所示，在所述P型外延层204的选定区域进行N型离子注入并退火推进形成N型沟道区206。所述N型沟道区206的深度大于所述P型外延层204的深度并和所述N型埋层203形成接触。位于所述N型沟道区206的旁侧所述P型外延层204构成P型漂移区。
步骤五、如图13所示，在所述P型外延层204上形成栅氧化硅207、并在所述栅氧化硅207上形成多晶硅栅208。对所述多晶硅栅208和所述栅氧化硅207进行光刻、刻蚀，使所述多晶硅栅208和所述栅氧化硅207覆盖于所述N型沟道区206上部区域并横向延伸进入所述P型漂移区和所述场氧205上方。
步骤六、如图2所示，在所述多晶硅栅208一旁侧的所述N型沟道区206中形成P型源极209、在所述多晶硅栅208另一旁侧且和所述场氧205相邻接的所述P型漂移区中形成P型漏极210。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (19)
1.一种超级结LDMOS器件，其特征在于：包括一横向超级结，所述横向超级结由互相接触的第一导电类型埋层和第二导电类型漂移区组成，所述第一导电类型埋层处于所述第二导电类型漂移区的底部且所述第一导电类型埋层和所述第二导电类型漂移区的接触面为一平行于硅衬底表面的横向面；所述第一导电类型埋层还横向延伸进入第导电类型沟道区的底部并和所述第一导电类型沟道区形成接触。
2.如权利要求1所述的超级结LDMOS器件，其特征在于：形成于第二导电类型硅衬底上，所述超级结LDMOS器件包括：一第一导电类型埋层、一第一导电类型沟道区、一第二导电类型漂移区、一第二导电类型源极、一第二导电类型漏极、一多晶硅栅；
所述第一导电类型埋层由形成于所述第二导电类型硅衬底的上部区域的第一导电类型离子注入区组成；在所述第一导电类型埋层的上部形成有一第二导电类型外延层；
所述第一导电类型沟道区为形成于所述第二导电类型外延层中的一第一导电类型离子注入区，所述第一导电类型离子注入区还纵向延伸进入所述第一导电类型埋层中并和所述第一导电类型埋层形成接触；
所述第二导电类型漂移区由位于所述第一导电类型沟道区的旁侧所述第二导电类型外延层构成，所述第二导电类型漂移区和所述第导电类型埋层形成接触且接触面都为平行于硅衬底表面的横向面；所述第一导电类型埋层和所述第二导电类型漂移区互相接触形成所述横向超级结；
在所述第二导电类型漂移区形成一场氧，所述场氧和所述第一导电类型沟道区相隔一距离；在所述第一导电类型沟道区上部形成有所述多晶硅栅，所述多晶硅栅还横向延伸进入所述第二导电类型漂移区和所述场氧的上部，所述多晶硅栅通过一栅氧化硅和其底部的所述第一导电类型沟道区、所述第二导电类型漂移区相隔离；在所述多晶硅栅一旁侧的所述第一导电类型沟道区中形成有所述第二导电类型源极、在所述多晶硅栅另一旁侧且和所述场氧相邻接的所述第二导电类型漂移区中形成有所述第二导电类型漏极。
3.如权利要求2所述的超级结LDMOS器件，其特征在于：所述第一导电类型为P型、所述第二导电类型为N型，所述第二导电类型硅衬底是一形成于P型硅衬底上的深N阱结构，所述深N阱通过离子注入工艺并进行退火推进形成，所述深N阱离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入；所述退火推进的时间和温度要满足使阱内杂质分布均匀。
4.如权利要求3所述的超级结LDMOS器件，其特征在于：所述第一导电类型埋层为P型埋层，所述P型埋层的离子注入杂质为硼或铟，所述P型埋层的P型杂质体浓度大于所述深N阱中N型杂质的体浓度，所述P型埋层的结深小于所述深N阱的结深。
5.如权利要求4所述的超级结LDMOS器件，其特征在于：所述第二导电类型外延层为N型外延层，掺杂工艺为在位N型掺杂，所述第二导电类型漂移区为N型漂移区；所述N型外延层的杂质浓度、厚度要和所述P型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述N型漂移区和所述P型埋层能全部耗尽。
6.如权利要求5所述的超级结LDMOS器件，其特征在于：所述第一导电类型沟道区为P型沟道区，所述P型沟道区通过P型离子注入并退火推进形成，所述P型沟道区的结深大于所述N型外延层的结深并和所述P型埋层形成接触。
7.如权利要求2所述的超级结LDMOS器件，其特征在于：所述第一导电类型为N型、所述第二导电类型为P型，所述第二导电类型硅衬底是P型硅衬底。
8.如权利要求7所述的超级结LDMOS器件，其特征在于：所述第一导电类型埋层为N型埋层，所述N型埋层的离子注入杂质为磷或砷，所述N型埋层的杂质体浓度大于所述P型衬底的杂质体浓度。
9.如权利要求8所述的超级结LDMOS器件，其特征在于：所述第二导电类型外延层为P型外延层，掺杂工艺为在位P型掺杂，所述第二导电类型漂移区为P型漂移区；所述P型外延层的杂质浓度、厚度要和所述N型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述P型漂移区和所述N型埋层能全部耗尽。
10.如权利要求9所述的超级结LDMOS器件，其特征在于：所述第一导电类型沟道区为N型沟道区，所述N型沟道区通过N型离子注入并退火推进形成，所述N型沟道区的结深大于所述P型外延层的结深并和所述N型埋层形成接触。
11.如权利要求2所述的超级结LDMOS器件的制造方法，其特征在于，包括如下步骤：
步骤一、在第二导电类型硅衬底上形成第一导电类型埋层；
步骤二、在所述第一导电类型埋层上部形成一第二导电类型外延层；
步骤三、在所述第二导电类型外延层的选定区域形成场氧；
步骤四、在所述第二导电类型外延层的选定区域进行第一导电类型离子注入并退火推进形成第一导电类型沟道区，所述第一导电类型沟道区的深度大于所述第二导电类型外延层的深度并和所述第一导电类型埋层形成接触；位于所述第一导电类型沟道区的旁侧所述第二导电类型外延层构成第二导电类型漂移区；
步骤五、在所述第二导电类型外延层上形成栅氧化硅、并在所述栅氧化硅上形成多晶硅栅，对所述多晶硅栅和所述栅氧化硅进行光刻、刻蚀，使所述多晶硅栅和所述栅氧化硅覆盖于所述第一导电类型沟道区上部区域并横向延伸进入所述第二导电类型漂移区和所述场氧上方；
步骤六、在所述多晶硅栅一旁侧的所述第一导电类型沟道区中形成第二导电类型源极、在所述多晶硅栅另一旁侧且和所述场氧相邻接的所述第二导电类型漂移区中形成第二导电类型漏极。
12.如权利要求11所述的方法，其特征在于：所述第一导电类型为P型、所述第二导电类型为N型，步骤一中所述第二导电类型硅衬底是一形成于P型硅衬底上的深N阱结构，所述深N阱通过离子注入工艺并进行退火推进形成，所述深N阱离子注入工艺条件为：注入杂质为磷或砷，注入剂量为1e12cm-2～1e14cm-2，注入能量300keV～3000keV，注入方向为垂直注入或带角度注入；所述退火推进的时间和温度要满足使阱内杂质分布均匀。
13.如权利要求12所述的方法，其特征在于：步骤一中所述第一导电类型埋层为P型埋层，所述P型埋层的离子注入杂质为硼或铟，所述P型埋层的P型杂质体浓度大于所述深N阱中N型杂质的体浓度，所述P型埋层的结深小于所述深N阱的结深。
14.如权利要求13所述的方法，其特征在于：步骤二中所述第二导电类型外延层为N型外延层，掺杂工艺为在位N型掺杂，所述第二导电类型漂移区为N型漂移区；所述N型外延层的杂质浓度、厚度要和所述P型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述N型漂移区和所述P型埋层能全部耗尽。
15.如权利要求14所述的方法，其特征在于：步骤四中所述第一导电类型沟道区为P型沟道区，所述P型沟道区通过P型离子注入并退火推进形成，所述P型沟道区的结深大于所述N型外延层的结深并和所述P型埋层形成接触。
16.如权利要求11所述的方法，其特征在于：所述第一导电类型为N型、所述第二导电类型为P型，步骤一中所述第二导电类型硅衬底是P型硅衬底。
17.如权利要求16所述的方法，其特征在于：步骤一中所述第一导电类型埋层为N型埋层，所述N型埋层的离子注入杂质为磷或砷，所述N型埋层的杂质体浓度大于所述P型衬底的杂质体浓度。
18.如权利要求17所述的方法，其特征在于：步骤二中所述第二导电类型外延层为P型外延层，掺杂工艺为在位P型掺杂，所述第二导电类型漂移区为P型漂移区；所述P型外延层的杂质浓度、厚度要和所述N型埋层的杂质浓度、厚度相匹配，且要满足在所述漏极加工作电压时所述P型漂移区和所述N型埋层能全部耗尽。
19.如权利要求18所述的方法，其特征在于：步骤四中所述第一导电类型沟道区为N型沟道区，所述N型沟道区通过N型离子注入并退火推进形成，所述N型沟道区的结深大于所述P型外延层的结深并和所述N型埋层形成接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010265250XA CN102376762B (zh) | 2010-08-26 | 2010-08-26 | 超级结ldmos器件及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010265250XA CN102376762B (zh) | 2010-08-26 | 2010-08-26 | 超级结ldmos器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102376762A true CN102376762A (zh) | 2012-03-14 |
| CN102376762B CN102376762B (zh) | 2013-09-11 |
Family
ID=45795091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010265250XA Active CN102376762B (zh) | 2010-08-26 | 2010-08-26 | 超级结ldmos器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102376762B (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035675A (zh) * | 2012-10-26 | 2013-04-10 | 上海华虹Nec电子有限公司 | Rfldmos器件和制造方法 |
| CN104124274A (zh) * | 2014-01-14 | 2014-10-29 | 西安后羿半导体科技有限公司 | 超结横向双扩散金属氧化物半导体场效应管及其制作方法 |
| CN104241353A (zh) * | 2013-06-07 | 2014-12-24 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及其制造方法 |
| CN104518030A (zh) * | 2013-09-27 | 2015-04-15 | 联发科技股份有限公司 | 具有隔离漏极的金氧半导体装置及其制造方法 |
| CN104617139A (zh) * | 2013-11-05 | 2015-05-13 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及制造方法 |
| CN104716190A (zh) * | 2015-03-13 | 2015-06-17 | 西安后羿半导体科技有限公司 | P型埋层覆盖型半超结横向双扩散金属氧化物半导体场效应管 |
| CN105576021A (zh) * | 2014-10-09 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN106663699A (zh) * | 2014-08-07 | 2017-05-10 | 德州仪器公司 | 用于具有经级联resurf植入部及双缓冲器的ldmos装置的方法及设备 |
| CN106952821A (zh) * | 2016-01-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020098637A1 (en) * | 2001-01-23 | 2002-07-25 | Semiconductor Components Industries, Llc | High voltage laterally diffused metal oxide semiconductor with improved on resistance and method of manufacture |
| CN1527387A (zh) * | 2003-09-22 | 2004-09-08 | 东南大学 | 等离子平板显示器驱动芯片用的高压器件结构及其制备方法 |
| US20070264785A1 (en) * | 2002-02-23 | 2007-11-15 | Yong-Cheol Choi | Method of Forming High Breakdown Voltage Low On-Resistance Lateral DMOS Transistor |
| CN101719515A (zh) * | 2009-11-03 | 2010-06-02 | 苏州远创达科技有限公司 | 栅下具有横向扩散埋层的ldmos器件 |
| US20100181596A1 (en) * | 2009-01-19 | 2010-07-22 | Satoshi Suzuki | Semiconductor device and manufacturing method thereof |
-
2010
- 2010-08-26 CN CN201010265250XA patent/CN102376762B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020098637A1 (en) * | 2001-01-23 | 2002-07-25 | Semiconductor Components Industries, Llc | High voltage laterally diffused metal oxide semiconductor with improved on resistance and method of manufacture |
| US20070264785A1 (en) * | 2002-02-23 | 2007-11-15 | Yong-Cheol Choi | Method of Forming High Breakdown Voltage Low On-Resistance Lateral DMOS Transistor |
| CN1527387A (zh) * | 2003-09-22 | 2004-09-08 | 东南大学 | 等离子平板显示器驱动芯片用的高压器件结构及其制备方法 |
| US20100181596A1 (en) * | 2009-01-19 | 2010-07-22 | Satoshi Suzuki | Semiconductor device and manufacturing method thereof |
| CN101719515A (zh) * | 2009-11-03 | 2010-06-02 | 苏州远创达科技有限公司 | 栅下具有横向扩散埋层的ldmos器件 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103035675A (zh) * | 2012-10-26 | 2013-04-10 | 上海华虹Nec电子有限公司 | Rfldmos器件和制造方法 |
| CN104241353A (zh) * | 2013-06-07 | 2014-12-24 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及其制造方法 |
| CN104518030B (zh) * | 2013-09-27 | 2018-07-03 | 联发科技股份有限公司 | 具有隔离漏极的金氧半导体装置及其制造方法 |
| CN104518030A (zh) * | 2013-09-27 | 2015-04-15 | 联发科技股份有限公司 | 具有隔离漏极的金氧半导体装置及其制造方法 |
| CN104617139B (zh) * | 2013-11-05 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及制造方法 |
| CN104617139A (zh) * | 2013-11-05 | 2015-05-13 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及制造方法 |
| CN104124274A (zh) * | 2014-01-14 | 2014-10-29 | 西安后羿半导体科技有限公司 | 超结横向双扩散金属氧化物半导体场效应管及其制作方法 |
| CN106663699A (zh) * | 2014-08-07 | 2017-05-10 | 德州仪器公司 | 用于具有经级联resurf植入部及双缓冲器的ldmos装置的方法及设备 |
| CN106663699B (zh) * | 2014-08-07 | 2020-06-05 | 德州仪器公司 | 用于具有经级联resurf植入部及双缓冲器的ldmos装置的方法及设备 |
| CN105576021A (zh) * | 2014-10-09 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN105576021B (zh) * | 2014-10-09 | 2018-06-19 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
| CN104716190A (zh) * | 2015-03-13 | 2015-06-17 | 西安后羿半导体科技有限公司 | P型埋层覆盖型半超结横向双扩散金属氧化物半导体场效应管 |
| CN104716190B (zh) * | 2015-03-13 | 2017-09-29 | 西安后羿半导体科技有限公司 | P型埋层覆盖型半超结横向双扩散金属氧化物半导体场效应管 |
| CN106952821A (zh) * | 2016-01-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管及其形成方法 |
| CN106952821B (zh) * | 2016-01-07 | 2021-06-08 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102376762B (zh) | 2013-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102376762B (zh) | 超级结ldmos器件及制造方法 | |
| CN102299180B (zh) | 包含单元区和具有高击穿电压结构的外围区的半导体器件 | |
| CN101479851B (zh) | 具有直接源-漏电流路径的横向沟槽栅极场效应晶体管 | |
| CN110556388B (zh) | 一种可集成功率半导体器件及其制造方法 | |
| CN101552291B (zh) | N沟道超结纵向双扩散金属氧化物半导体管 | |
| JP2008516451A (ja) | 低ミラーキャパシタンスのｍｏｓゲート構造トランジスタ | |
| CN103219386B (zh) | 一种具有高k绝缘区的横向功率器件 | |
| CN101969073A (zh) | 快速超结纵向双扩散金属氧化物半导体管 | |
| US11888022B2 (en) | SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof | |
| CN102184944A (zh) | 一种横向功率器件的结终端结构 | |
| CN113964188A (zh) | 横向双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN102969355A (zh) | 一种soi基pmosfet功率器件 | |
| CN107564965B (zh) | 一种横向双扩散mos器件 | |
| CN102751332A (zh) | 耗尽型功率半导体器件及其制造方法 | |
| CN103515443B (zh) | 一种超结功率器件及其制造方法 | |
| CN110047930A (zh) | Vdmos器件 | |
| CN115274816A (zh) | 一种高阻衬底tsv接地的超结ldmos器件及其制作方法 | |
| CN105870189A (zh) | 一种具有体电场调制效应的横向超结双扩散金属氧化物半导体场效应管 | |
| CN105140289A (zh) | N型ldmos器件及工艺方法 | |
| CN103545346A (zh) | 隔离型n型ldmos器件及其制造方法 | |
| CN102637731A (zh) | 一种沟槽功率mos器件的终端结构及其制造方法 | |
| CN104599974A (zh) | 半导体结构及其形成方法 | |
| CN102646712B (zh) | 一种ldmos器件及其制造方法 | |
| CN218069857U (zh) | 具有倒t型埋层的深沟槽型功率器件 | |
| CN102522338B (zh) | 高压超结mosfet结构及p型漂移区形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140108 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20140108 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Patentee before: Shanghai Huahong NEC Electronics Co., Ltd. |