CN104518030B - 具有隔离漏极的金氧半导体装置及其制造方法 - Google Patents

具有隔离漏极的金氧半导体装置及其制造方法 Download PDF

Info

Publication number
CN104518030B
CN104518030B CN201410482038.7A CN201410482038A CN104518030B CN 104518030 B CN104518030 B CN 104518030B CN 201410482038 A CN201410482038 A CN 201410482038A CN 104518030 B CN104518030 B CN 104518030B
Authority
CN
China
Prior art keywords
well region
semiconductor
isolation
oxide
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410482038.7A
Other languages
English (en)
Other versions
CN104518030A (zh
Inventor
蒋柏煜
季彦良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN104518030A publication Critical patent/CN104518030A/zh
Application granted granted Critical
Publication of CN104518030B publication Critical patent/CN104518030B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种具有隔离漏极的金氧半导体装置及其制造方法。该具有隔离漏极的金氧半导体装置包括：具有第一导电类型的半导体基板；具有第二导电类型的第一阱区，埋设于半导体基板的第一部分内；具有第一导电类型的第二阱区，设置于半导体基板的第二部分内，覆盖于第一阱区上；具有第二导电类型的第三阱区，设置于半导体基板的第三部分内，覆盖于第一阱区上；具有第一导电类型的第四阱区，设置于位于第一阱区与第三阱区之间的半导体基板的第四部分内；栅极堆叠，设置于半导体基板上；源极区，设置于第二阱区内；以及漏极区，设置于第三阱区内。本发明所提供的具有隔离漏极的金氧半导体装置及其制造方法，可避免不期望的基板注入电流。

Description

具有隔离漏极的金氧半导体装置及其制造方法
技术领域
本发明是有关于半导体装置，特别是有关于一种具有隔离漏极(isolated drain)的金氧半导体装置(MOS device)及其制造方法。
背景技术
如笔记型个人计算机、个人数字助理、及无线通信装置等电池供电(battery-operated)的电子系统通常使用功率金氧半导体装置(Power MOS device)作为分配电池电量(battery power)的低导通电阻(low on-resistance)电子开关。对于电池供电的应用而言，低导通电阻为特别重要的，能够确保电池的电量消耗(power consumption)越少越好。这将确保较长的电池寿命(battery life)。
图1为适用于电子系统的电源管理(power management)的一种现有的降压型转换器(buck converter)的电路示意图。其中，该降压型转换器的电源电压为电源电压Vdd，该降压型转换器的输出电压为输出电压Vout。在操作时，当高边(high side)的金氧半导体装置12与低边(low-side)的金氧半导体装置10都为关闭(turn-off)时，为了保持电感(inductor)14内的电流持续，将会开启位于低边的金氧半导体装置10内本体二极管(bodydiode)与基板二极管(substrate diode)(图未显示)以维持此电流。然而，基于低边的金氧半导体装置10内的基板二极管开启情形，会发生不期望的基板注入电流(substratecurrent injections)的情况，使得会造成闭锁(latch-up)或其他电性故障情形的噪声(noise)可能因此影响了电子系统的控制电路20。
发明内容
有鉴于此，本发明提出一种具有隔离漏极的金氧半导体装置及其制造方法。
根据本发明第一实施方式，提供一种具有隔离漏极的金氧半导体装置，包括：半导体基板，具有第一导电类型；第一阱区，埋设于该半导体基板的第一部分内，具有相反于该第一导电类型的第二导电类型；第二阱区，设置于该半导体基板的第二部分内，覆盖于该第一阱区之上且具有该第一导电类型；第三阱区，设置于该半导体基板的第三部分内，覆盖于该第一阱区之上且邻近于该第二阱区，具有该第二导电类型；第四阱区，设置于该半导体基板的位于该第一阱区与该第三阱区之间的第四部分内，具有该第一导电类型；栅极堆叠，设置于该半导体基板上，覆盖该第二阱区与该第三阱区的一部分；源极区，设置于该第二阱区的一部分内，具有该第二导电类型；以及漏极区，设置于该第三阱区的一部分内，具有该第二导电类型。
根据本发明第二实施方式，提供一种具有隔离漏极的金氧半导体装置的制造方法，包括：提供半导体基板，具有第一导电类型；于该半导体基板的一部分内形成埋设的第一阱区，具有相反于该第一导电类型的第二导电类型；形成第一图案化掩膜层于该半导体基板上，露出该半导体基板的多个部分，其中该半导体基板的该多个部分为该第一图案化掩膜层所相分隔；施行第一离子植入工艺于为该第一图案化掩膜层所露出的该半导体基板的该多个部分处，以形成多个第二阱区于该半导体基板之内并于该半导体基板内定义出多个第三阱区，其中该多个第二阱区与该多个第三阱区为交错设置的且覆盖于该第一阱区上，而该多个第二阱区具有该第二导电类型，以及该多个第三阱区具有该第一导电类型；移除该第一图案化掩膜层并形成第二图案化掩膜层于该半导体基板上，露出该多个第二阱区的一个第二阱区；施行第二离子植入工艺于为该二图案化掩膜层所露出的该第二阱区处，以形成第四阱区于该第一阱区与该第二阱区之间，其中该第四阱区邻近于该第三阱区的一侧并具有该第一导电类型；施行第三离子植入工艺于为该第二图案化掩膜层所露出的该第二阱区处，形成第五阱区位于该第四阱区之上且邻近于该第三阱区，其中该第五阱区具有该第二导电类型；移除该第二图案化掩膜层并形成栅极堆叠于该半导体基板上，以覆盖该第三阱区与该第五阱区的一部分；形成源极区于该第三阱区的一部分内；以及形成漏极区于该第五阱区的一部分内。
根据本发明第三实施方式，提供一种具有隔离漏极的半导体装置的制造方法，包括：提供半导体装置，具有第一导电类型；于该半导体基板的一部分内形成埋设的第一阱区，具有相反于该第一导电类型的第二导电类型；形成第一图案化掩膜层于该半导体基板上，露出该半导体基板的两个部分，其中该半导体基板的该两个部分为该第一图案化掩膜层所相分隔；施行第一离子植入工艺于为该第一图案化掩膜层所露出的该半导体基板的该两个部分处，以形成两个第二阱区于该半导体基板内并于该半导体基板内定义出第三阱区，其中该两个第二阱区为该第三阱区所分隔且覆盖于该第一阱区上，且该两个第二阱区具有该第二导电类型，以及该第三阱区具有该第一导电类型；移除该第一图案化掩膜层并形成第二图案化掩膜层于该半导体基板上，以露出该第三阱区的一部分；施行第二离子植入工艺于为该第二图案化掩膜层所露出的该第三阱区的该部分处，以形成第四阱区于该第一阱区以及为该第二图案化掩膜层所露出的该第三阱区的该部分之间，其中该第四阱区具有该第一导电类型；施行第三离子植入工艺于为该第二图案化掩膜层所露出的该第三阱区的该部分处，以形成覆盖于该第四阱区上且邻近于为该第二图案化掩膜层所覆盖的该第三阱区的其他部分的第五阱区，其中该第五阱区具有该第二导电类型；移除该第二图案化掩膜层并形成栅极堆叠于该半导体基板上，以覆盖该第三阱区与该第五阱区的一部分；形成源极区于该第三阱区的一部分内；以及形成漏极区于该第五阱区的一部分内。
本发明所提出的具有隔离漏极的金氧半导体装置及其制造方法可以避免金氧半导体装置内的不期望的基板注入电流。
附图说明
图1为适用于电子系统的电源管理的一种现有的降压型转换器的电路示意图。
图2～图5为根据本发明实施方式的具有隔离漏极的金氧半导体装置的制造方法的示意图。
图6～图9为根据本发明实施方式的具有隔离漏极的金氧半导体装置的制造方法的示意图。
图10～图12为根据本发明实施方式的制作图9所示的具有隔离漏极的金氧半导体装置的制造方法的示意图。
图13为根据本发明实施方式的具有隔离漏极的金氧半导体装置的示意图。
图14为根据本发明实施方式的具有隔离漏极的金氧半导体装置的示意图。
具体实施方式
图2～图5为根据本发明实施方式的具有隔离漏极(isolated drain)的金氧半导体装置的制造方法的示意图。在此，图2～图5所示的制造方法作为一个比较的实施方式，以用于描述为发明人所知悉的避免于电子系统的功率管理电路内的低边金氧半导体装置(low-side MOS device)处的基板注入电流(substrate current injection)问题的方法，但并非用于限定本发明。
请参照图2，提供具有阱区(well region)102埋设(embed)于其内的半导体基板100。此半导体基板100具有第一导电类型且可为如体硅基板(bulk silicon substrate)或为位于基板(图未示)上的硅层。此阱区102可为如具有相反于该第一导电类型的第二导电类型的掺杂区，且可通过如离子植入的方法而形成。在实施方式中，半导体基板100为P型硅基板并具有约为1014-1016原子/立方厘米的P型掺杂浓度，而阱区102为N型掺杂区且具有约为1017-1018原子/立方厘米的N型掺杂浓度。
接着，形成图案化掩膜层104于半导体基板100的顶面上，以露出半导体基板100的顶面的多个部分。此图案化掩膜层104可包括光阻材料(photoresist material)且可通过采用光掩膜(photo mask)的光刻(photolithography)方法而图案化(图未示)。接着可采用此图案化掩膜层104作为植入掩膜(implant mask)，于为图案化掩膜层104所露出的半导体基板100的多个部分处施行离子植入工艺106，以植入具有第二导电类型的掺杂进入半导体基板100之内。
请参照图3，在移除图案化掩膜层104之后，便于半导体基板100的多个部分之内形成分隔的具有第二导电类型的数个阱区108，而这些阱区108覆盖(overlie)于阱区102的一部分上。这些阱区108之间通过位于其间的阱区110所相分隔，而此阱区110为于离子植入工艺106(请参照图2)中未受到掺杂的半导体基板100的一部分且具有第一导电类型，即此阱区110为1014-1016原子/立方厘米的掺杂浓度。在一实施方式中，这些阱区108为N型区域，且具有约为1016-1017原子/立方厘米的掺杂浓度。接着，形成图案化掩膜层112于半导体基板100的顶面上，以露出阱区108的顶面以及位于其相对侧的两个阱区110。此图案化掩膜层112可包括光阻材料，且可通过采用光掩膜的光刻方法(图未示)而图案化。接着可采用此图案化掩膜层112作为植入掩膜，于为图案化掩膜层112所露出的阱区108与阱区110处施行离子植入工艺114，以植入具有第一导电类型的掺杂于其内。
请参照图4，在移除图案化掩膜层112之后，便于阱区102部分之上与为图案化掩膜层112(请参见图3)所露出的阱区108与阱区110之下(即，位于阱区102与阱区108之间)形成了具有第一导电类型的阱区116。在一实施方式中，此阱区116为P型区域且具有约为1016-1017原子/立方厘米的P型掺杂浓度。接着，形成图案化掩膜层118于半导体基板100的顶面上，以露出覆盖于阱区116上的阱区108。此图案化掩膜层118可包括光阻材料，且可通过采用光掩膜的光刻方法而图案化(图未示)。接着可采用此图案化掩膜层118作为植入掩膜，于为图案化掩膜层118所露出的阱区108施行离子植入工艺120，以植入具有第二导电类型的掺杂至半导体基板100内。
请参照图5，在移除图案化掩膜层118之后，便形成了第二导电类型的阱区122以取代了如图4所示图案化掩膜层118所露出的阱区108。在一实施方式中，此阱区122为N型区域且具有约为1016-1017原子/立方厘米的N型掺杂浓度。接着，形成数个隔离结构124于这些阱区108、阱区110与阱区122的不同部分之内，以及接着形成掺杂区126与掺杂区128于阱区108、阱区110与阱区122的不同部分之内，以及接着形成栅极堆叠(gate stack)140于阱区122的一部分上及其邻近的阱区110的一部分之上。这些隔离结构124可为如场氧化物(field oxides,FOX)或浅沟槽隔离(shallow trench isolation，STI)结构，且可通过现有的隔离物制造技术所形成。在图5中的隔离结构124为浅沟槽隔离结构，但并非以此为限。这些隔离结构124形成于阱区108、阱区110、与阱区112的不同部分内，且因此定义出用于形成掺杂区126与掺杂区128的数个区域。这些掺杂区126可具有第二导电类型并作为外部电路(external circuits)的接触区(contact region)以及金氧半导体装置(MOS device)的源极区/漏极区，而这些掺杂区128可具有第一导电类型并作为外部电路的体接触区(bulkcontact region)。在一实施方式中，这些掺杂区126可具有约为1019-1020原子/立方厘米的N型掺杂浓度，而这些掺杂区128可具有约为1019-1020原子/立方厘米的P型掺杂浓度。此栅极堆叠140沿伸于阱区122的一部分上及其邻近的阱区110的一部分上，并部分覆盖了位于阱区110内的掺杂区126以及位于阱区122内隔离结构124。此栅极堆叠140可包括栅极介电层130以及形成于栅极介电层130上的栅极(gate electrode)132。此栅极堆叠140与掺杂区126与掺杂区128可通过现有的栅极制造方法所形成，而基于简化目的，在此不再描述其相关制作。
如图5所示，在此提供了适用于作为如图1所示的电子系统的功率管理用的降压型转换器内的低边的金氧半导体装置10的金氧半导体装置。在一实施方式中，在操作时，位于阱区122内的掺杂区126可作为金氧半导体装置的漏极，而此阱区116则可作为漏极隔离结构，以避免基板二极管(substrate diode)的开启以及此金氧半导体装置内的不期望的基板注入电流(substrate current injection)问题的产生，因此可避免造成闭锁或其他电路故障问题的噪声对电子系统内的此控制电路20造成影响。这些隔离结构124以及掺杂区126与掺杂区128的数量与位置则可根据实际金氧半导体装置的设计而调整，其并非以图5所示情形为限。
图6～图9为根据本发明实施方式的具有隔离漏极的金氧半导体装置的制造方法的示意图。相较于图2～图5所示的制造方法，如图6～图9所示的制造方法为较为成本低廉(cost-effective)的一种方法。
请参照图6，提供具有阱区(well region)202埋设于其内的半导体基板200。此半导体基板200具有第一导电类型且可为如体硅基板(bulk silicon substrate)或为位于基板(图未示)上的硅层。此阱区202可为如具有相反于该第一导电类型的第二导电类型的掺杂区，且可通过如离子植入的方法而形成。在一实施方式中，半导体基板200为P型硅基板并具有约为1014-1016原子/立方厘米的P型掺杂浓度，而阱区202为N型掺杂区且具有约为1017-1018原子/立方厘米的N型掺杂浓度。
接着，形成图案化掩膜层204于半导体基板200的顶面上，以露出半导体基板200的顶面的多个部分，其中半导体基板200的该多个部分为图案化掩膜层204所相分隔。此图案化掩膜层204可包括光阻材料且可通过采用光掩膜的光刻方法(图未示)而图案化。接着可采用此图案化掩膜层204作为植入掩膜，于为图案化掩膜层204所露出的半导体基板200的多个部分处施行离子植入工艺206，以植入具有第二导电类型的掺杂于半导体基板200之内。
请参照图7，在移除图案化掩膜层204之后，便于半导体基板200的多个部分之内形成分隔的具有第二导电类型的数个阱区208，而这些阱区208覆盖(overlie)于阱区202的一部分上。此外，于半导体基板200内定义出阱区210。这些阱区208与阱区210是交错设置的，也就是说，这些阱区208之间通过位于其间的阱区210所相分隔。此阱区210为于离子植入工艺206(请参照图6)中未受到掺杂的半导体基板200的一部分且具有第一导电类型。在一实施方式中，这些阱区208为N型区域，且具有约为1016-1017原子/立方厘米的掺杂浓度。接着，形成图案化掩膜层212于半导体基板200的顶面上，以露出这些阱区208其中之一的顶面。此图案化掩膜层212可包括光阻材料，且可通过采用光掩膜的光刻方法(皆未显示)而图案化。接着可采用此图案化掩膜层212作为植入掩膜，于为图案化掩膜层212所露出的此阱区208处施行离子植入工艺214，以植入具有第一导电类型的掺杂于其内。
请参照图8，在离子植入工艺214之后，便于阱区202部分之上与为图案化掩膜层212所露出的阱区208之下形成了具有第一导电类型的阱区216。在一实施方式中，此阱区216邻近于阱区210的一侧并且此阱区216为P型区域且具有约为1016-1017原子/立方厘米的P型掺杂浓度。接着，可采用此图案化掩膜层212作为植入掩膜，于为图案化掩膜层212所露出的此阱区208处施行另一离子植入工艺218，以植入具有第二导电类型的掺杂于阱区208内。
请参照图9，在移除图案化掩膜层212之后，便形成了第二导电类型的阱区220并取代了如图8所示图案化掩膜层212所露出的阱区208。在一实施方式中，此阱区220位于阱区216之上且邻近于阱区210，此阱区220为N型区域且具有约为1016-1017原子/立方厘米的N型掺杂浓度。接着，形成数个隔离结构222于阱区208、阱区210与阱区220的不同部分之内，以及接着形成掺杂区224与掺杂区226于阱区208、阱区210与阱区220的不同部分之内，以及接着形成栅极堆叠240于阱区220的一部分上及其邻近的阱区210的一部分之上。这些隔离结构222可为如场氧化物(FOX)或浅沟槽隔离结构(STI)，且可通过现有的隔离物制造技术所形成。在图9中的隔离结构222为浅沟槽隔离结构，但并非以其为限。这些隔离结构222形成于阱区208、阱区210、与阱区220的不同部分内，且因此定义出用于形成掺杂区224与掺杂区226的数个区域。这些掺杂区224可具有第二导电类型并作为外部电路(externalcircuits)的接触区(contact region)以及金氧半导体装置(MOS device)的源极区/漏极区，而这些掺杂区226可具有第一导电类型并作为外部电路的体接触区(bulk contactregion)。在一实施方式中，这些掺杂区224可具有约为1019-1020原子/立方厘米的N型掺杂浓度，而这些掺杂区226可具有约为1019-1020原子/立方厘米的P型掺杂浓度。此栅极堆叠240沿伸于阱区220的一部分上及其邻近的阱区210的一部分上，并部分覆盖了位于阱区210内的掺杂区224以及位于阱区220内隔离结构222。此栅极堆叠240可包括栅极介电层228以及形成于栅极介电层228上的栅极230。此栅极堆叠240与掺杂区224与掺杂区226可通过现有的栅极制造方法所形成，而基于简化目的，在此不再描述其相关制作。
如图9所示，在此提供了适用于作为如图1所示的电子系统的功率管理用的降压型转换器内的低边金氧半导体的另一金氧半导体装置。在一实施方式中，在操作时，位于阱区220内的掺杂区224可作为金氧半导体装置的漏极，而此阱区216则可作为漏极隔离结构，以避免基板二极管(substrate diode)的开启以及此金氧半导体装置内的不期望的基板注入电流(substrate current injection)问题的产生，因此可避免造成闭锁或其他电路故障问题的噪声对电子系统内的此控制电路20造成影响。这些隔离结构222以及掺杂区224与掺杂区226的数量与位置则可根据实际金氧半导体装置的设计而调整，其并非以图9所示情形为限。
相较于图2～图5所示的制造方法，如图6～图9所示的制造方法提供了用于解决基板注入电流问题的较为成本低廉的一种金氧半导体装置的制造方法。在此，由于可避免基板注入电流问题的阱区216可通过采用形成阱区220的相同的图案化掩膜层212而同时形成，使得如图6～图9所示的制造方法中可至少减少一次的光刻工艺以及一道光掩膜的使用，因而可降低此具有隔离漏极的半导体装置的制造方法的制造成本与时间。
如图5与图9所示的金氧半导体装置都为适用于作为具有高于约12伏特的高漏极电压的一种金氧半导体装置。而如图5与图9所示的金氧半导体装置的制造方法也适用于具有约5～12伏特的漏极电压的一种具有隔离漏极的金氧半导体装置的制作。
图10～图12为根据本发明实施方式的制作图9所示的具有隔离漏极的金氧半导体装置的制造方法的示意图。图10～图12所示的制造方法经由修改图6-图9所示的方法而得到，且相较于图2～图5所示的制造方法而言其仍为较为成本低廉的。于图10～图12所示的制造方法中，相同标号代表于图6-图9所示的相同组件。
请参照图10，提供具有阱区(well region)202埋设于其内的半导体基板200。此半导体基板200具有第一导电类型且可为如体硅基板(bulk silicon substrate)或为位于基板(未显示)上的硅层。此阱区202可为如具有相反于该第一导电类型的第二导电类型的掺杂区，且可通过如离子植入的方法而形成。在一实施方式中，半导体基板200为P型硅基板并具有约为1014-1016原子/立方厘米的P型掺杂浓度，而阱区202为N型掺杂区且具有约为1017-1018原子/立方厘米的N型掺杂浓度。
接着，形成不同于图6所示图案化掩膜层204的图案化掩膜层204’于半导体基板200的顶面的一部分上，进而露出为图案化掩膜层204’所分隔的半导体基板200的顶面的两个部分。此图案化掩膜层204’可包括光阻材料且可通过采用光掩膜的光刻方法(图未示)而图案化。接着可采用此图案化掩膜层204’作为植入掩膜，于为图案化掩膜层204’所露出的半导体基板200的两个部分处施行离子植入工艺206，以植入具有第二导电类型的掺杂进入半导体基板200之内。
请参照图11，在移除图案化掩膜层204’之后，便于半导体基板200的两个部分内形成了分隔的第二导电类型的两个阱区208，而这些阱区208则分别覆盖于阱区202的一部分上。此外，于半导体基板200内定义出阱区210。这些阱区208为位于其间的阱区210所相分隔，而阱区210为半导体基板200于离子植入工艺206中未受到植入的一部分并具有第一导电特性。在一实施方式中，这些阱区208为N型阱区，且具有约为1016-1017原子/立方厘米的掺杂浓度。接着，形成相同于如图7所示的图案化掩膜层212于半导体基板200上，以露出位于此两个阱区208之间的阱区210的顶面的一部分。此图案化掩膜层212可包括光阻材料，且可通过采用光掩膜的光刻方法(图未示)而图案化。接着可采用此图案化掩膜层212作为植入掩膜，于为图案化掩膜层212所露出的此阱区210的一部分处施行离子植入工艺214，以植入具有第一导电类型的掺杂于其内。
请参照图12，在离子植入工艺214之后，便于阱区202部分之上与为图案化掩膜层212所露出的阱区210的该部分之下形成了具有第一导电类型的阱区216。在一实施方式中，此阱区216为P型区域且具有约为1016-1017原子/立方厘米的P型掺杂浓度。接着，可采用此图案化掩膜层212作为植入掩膜，于为图案化掩膜层212所露出的此阱区210该部分处施行另一离子植入工艺218，以植入具有第二导电类型的掺杂于为图案化掩膜层212所露出的阱区210的此部分(标示为虚线)内。
请参照图9，在移除图案化掩膜层212之后，便形成了第二导电类型的阱区220于图12内图案化掩膜层212所露出的阱区210的部分之内。阱区220覆盖于阱区216上且邻近于为图案化掩膜层212所覆盖的阱区210的其他部分。于一实施方式中，此阱区220为N型区域且具有约为1016-1017原子/立方厘米的N型掺杂浓度。接着，形成数个隔离结构222于阱区208、阱区210与阱区220的不同部分之内，以及接着形成掺杂区224与掺杂区226于阱区208、阱区210与阱区220的不同部分之内，以及接着形成栅极堆叠240于阱区220的一部分上及其邻近的阱区210的一部分的上。这些隔离结构222可为如场氧化物(FOX)或浅沟槽隔离结构(STI)，且可通过现有的隔离物制造技术所形成。在图9中的隔离结构222为浅沟槽隔离结构，但并非以其为限。这些隔离结构222形成于阱区208、阱区210、与阱区220的不同部分内，且因此定义出用于形成掺杂区224与掺杂区226的数个区域。这些掺杂区224可具有第二导电类型并作为外部电路(external circuits)的接触区(contact region)以及金氧半导体装置(MOS device)的源极区/漏极区，而这些掺杂区226可具有第一导电类型并作为外部电路的体接触区(bulk contact region)。在一实施方式中，这些掺杂区224可具有约为1019-1020原子/立方厘米的N型掺杂浓度，而这些掺杂区226可具有约为1019-1020原子/立方厘米的P型掺杂浓度。此栅极堆叠240沿伸于阱区220的一部分上及其邻近的阱区210的一部分上，并部分覆盖了位于阱区210内的掺杂区224以及位于阱区220内隔离结构222。此栅极堆叠240可包括栅极介电层228以及形成于栅极介电层228上的栅极230。此栅极堆叠240与掺杂区224与掺杂区226可通过现有的栅极制造方法所形成，而基于简化目的，在此不再描述其相关制作。
如图10～图12所示，在此提供图9所示的金氧半导体装置的另一种制造方法，其适用于作为如图1所示的电子系统的功率管理用的降压型转换器内的低边的金氧半导体装置10。在一实施方式中，在操作时，位于阱区220内的掺杂区224可作为金氧半导体装置的漏极，而此阱区216则可作为漏极隔离结构，以避免基板二极管(substrate diode)的开启以及此金氧半导体装置内的不期望的基板注入电流(substrate current injection)问题的产生，因此可避免造成闭锁或其他电路故障问题的噪声对电子系统内的此控制电路20造成影响。这些隔离结构222以及掺杂区224与掺杂区226的数量与位置则可根据实际金氧半导体装置的设计而调整，其并非以图9所示情形为限。
图13为根据本发明实施方式的具有隔离漏极的金氧半导体装置的示意图；图14为根据本发明实施方式的具有隔离漏极的金氧半导体装置的示意图。其中，图13～图14修改自如图9所示的具有隔离漏极的金氧半导体装置而得到的一种具有隔离漏极的金氧半导体装置。图13～图14所示的金氧半导体装置也可参照如图6～图9及图10～图12所示的制造方法的施行并通过调整其内掺杂区、阱区、栅极堆叠及其间的隔离结构的数量及/或位置而形成。基于简化的目的，在此并不描述其制作情形。
如图13所示，显示了根据一实施方式的一种金氧半导体装置，包括:具有如P型的第一导电类型的半导体基板300；埋设于半导体基板300的一部分内的阱区302，其具有相反于第一导电类型的如N型的第二导电类型；数个阱区304，设置于半导体基板300的多个部分内，覆盖于阱区302上且具有第一导电类型；阱区306，设置于半导体基板300的一部分内，覆盖于阱区302上且邻近于这些阱区304，并具有第二导电类型；阱区316设置于半导体基板300的一部分内并介于阱区306与阱区302之间且具有第一导电类型；栅极堆叠340，设置于半导体基板上，覆盖阱区304与阱区306的一部分；作为源极区用的掺杂区308，设置于阱区304的一部分内并具有第二导电类型；以及作为漏极区用的掺杂区308，设置于阱区306的一部分内并具有第二导电类型。在此实施方式中，栅极堆叠340实体接触(physicallycontact)作为源极区用的掺杂区308与作为漏极区用的掺杂区308。此栅极堆叠340包括栅极介电层310及栅极312。
如图14所示，显示了根据另一实施方式的一种金氧半导体装置，包括:具有如P型的第一导电类型的半导体基板400；埋设于半导体基板400的一部分内的阱区402，其具有相反于第一导电类型的如N型的第二导电类型；数个阱区404，设置于半导体基板400的多个部分内，覆盖于阱区402上且具有第一导电类型；阱区406，设置于半导体基板400的一部分内，覆盖于阱区402上且邻近于这些阱区404，并具有第二导电类型；阱区416设置于半导体基板400的一部分内并介于阱区406与阱区402之间且具有第一导电类型；隔离结构408，形成于阱区404与阱区406的一部分内；栅极堆叠440，设置于半导体基板上，覆盖阱区406与隔离结构408的一部分；作为源极区用的掺杂区410，设置于阱区404的一部分内并具有第二导电类型；以及作为漏极区用的掺杂区410，设置于阱区406的一部分内并具有第二导电类型。此栅极堆叠440包括栅极介电层412及部分覆盖隔离结构408的栅极414，而隔离结构408可为如图14所示的场氧化物。
虽然本发明已以较佳实施方式揭露如上，然而必须了解其并非用以限定本发明。相反，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围应当以权利要求书所界定的保护范围为准。

Claims (30)

1.一种具有隔离漏极的金氧半导体装置，其特征在于，包括：
半导体基板，具有第一导电类型；
第一阱区，埋设于该半导体基板的第一部分内，具有相反于该第一导电类型的第二导电类型；
第二阱区以及另一第二阱区，设置于该半导体基板的第二部分内，覆盖于该第一阱区之上且具有该第一导电类型；
第三阱区，设置于该半导体基板的第三部分内，覆盖于该第一阱区之上且具有该第二导电类型，其中该第三阱区位于该第二阱区与该另一第二阱区之间；
第四阱区，设置于该半导体基板的位于该第一阱区与该第三阱区之间的第四部分内，具有该第一导电类型，其中该第四阱区位于该第二阱区与该另一第二阱区之间；
栅极堆叠，设置于该半导体基板上，覆盖该第二阱区与该第三阱区的一部分；
源极区，设置于该第二阱区的一部分内，具有该第二导电类型；以及
漏极区，设置于该第三阱区的一部分内，具有该第二导电类型；
其中，该第四阱区作为漏极隔离结构。
2.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该第一导电类型为P型，而该第二导电类型为N型。
3.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该栅极堆叠实体接触该源极区与该漏极区。
4.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，进一步包括隔离结构，设置于该第三阱区的一部分内，且该栅极堆叠部分覆盖该隔离结构的一部分。
5.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，进一步包括隔离结构，设置于该第二阱区与该第三阱区的一部分内，而该栅极堆叠部分覆盖该隔离结构的一部分。
6.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该第一阱区的掺杂浓度为1017-1018原子/立方厘米。
7.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该第二阱区的掺杂浓度为1014-1016原子/立方厘米。
8.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该第三阱区的掺杂浓度为1016-1017原子/立方厘米。
9.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该第四阱区的掺杂浓度为1016-1017原子/立方厘米。
10.根据权利要求1所述的具有隔离漏极的金氧半导体装置，其特征在于，该源极区与该漏极区的掺杂浓度为1019-1020原子/立方厘米。
11.一种具有隔离漏极的金氧半导体装置的制造方法，其特征在于，包括：
提供半导体基板，具有第一导电类型；
于该半导体基板的一部分内形成埋设的第一阱区，具有相反于该第一导电类型的第二导电类型；
形成第一图案化掩膜层于该半导体基板上，露出该半导体基板的多个部分，其中该半导体基板的该多个部分为该第一图案化掩膜层所相分隔；
施行第一离子植入工艺于为该第一图案化掩膜层所露出的该半导体基板的该多个部分处，以形成多个第二阱区于该半导体基板之内并于该半导体基板内定义出多个第三阱区，其中该多个第二阱区与该多个第三阱区为交错设置的且覆盖于该第一阱区上，且该多个第二阱区具有该第二导电类型，以及该多个第三阱区具有该第一导电类型；
移除该第一图案化掩膜层并形成第二图案化掩膜层于该半导体基板上，露出该多个第二阱区中的一个第二阱区；
施行第二离子植入工艺于为该第二图案化掩膜层所露出的该第二阱区处，以形成第四阱区于该第一阱区与该第二阱区之间，其中该第四阱区邻近于该第三阱区的一侧并具有该第一导电类型；
施行第三离子植入工艺于为该第二图案化掩膜层所露出的该第二阱区处，形成第五阱区位于该第四阱区之上且邻近于该第三阱区，其中该第五阱区具有该第二导电类型；
移除该第二图案化掩膜层并形成栅极堆叠于该半导体基板上，以覆盖该第三阱区与该第五阱区的一部分；
形成源极区于该第三阱区的一部分内；以及
形成漏极区于该第五阱区的一部分内；
其中，该第四阱区作为漏极隔离结构。
12.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第一导电类型为P型，而该第二导电类型为N型。
13.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该栅极堆叠实体接触该源极区与该漏极区。
14.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，早于形成该栅极堆叠之前，进一步包括形成隔离结构于该第五阱区的一部分内，而该栅极堆叠部分覆盖该隔离结构的一部分。
15.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，早于形成该栅极堆叠之前，进一步包括形成隔离结构于该第三阱区与该第五阱区的一部分内，而该栅极堆叠部分覆盖该隔离结构的一部分。
16.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第一阱区的掺杂浓度为1017-1018原子/立方厘米。
17.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该多个第二阱区的掺杂浓度为1016-1017原子/立方厘米。
18.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第四阱区的掺杂浓度为1016-1017原子/立方厘米。
19.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第五阱区的掺杂浓度为1016-1017原子/立方厘米。
20.根据权利要求11所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该源极区与该漏极区的掺杂浓度为1019-1020原子/立方厘米。
21.一种具有隔离漏极的金氧半导体装置的制造方法，其特征在于，包括：
提供半导体基板，具有第一导电类型；
于该半导体基板的一部分内形成埋设的第一阱区，具有相反于该第一导电类型的第二导电类型；
形成第一图案化掩膜层于该半导体基板上，露出该半导体基板的两个部分，其中该半导体基板的该两个部分为该第一图案化掩膜层所相分隔；
施行第一离子植入工艺于为该第一图案化掩膜层所露出的该半导体基板的该两个部分处，以形成两个第二阱区于该半导体基板内并于该半导体基板内定义出第三阱区，其中该两个第二阱区为该第三阱区所分隔且覆盖于该第一阱区上，且该两个第二阱区具有该第二导电类型，以及该第三阱区具有该第一导电类型；
移除该第一图案化掩膜层并形成第二图案化掩膜层于该半导体基板上，以露出该第三阱区的一部分；
施行第二离子植入工艺于为该第二图案化掩膜所露出的该第三阱区的该部分处，以形成第四阱区于该第一阱区以及为该第二图案化掩膜层所露出的该第三阱区的该部分之间，其中该第四阱区具有该第一导电类型；
施行第三离子植入工艺于为该第二图案化掩膜层所露出的该第三阱区的该部分处，以形成覆盖于该第四阱区上且邻近于为该第二图案化掩膜层所覆盖的该第三阱区的其他部分的第五阱区，其中该第五阱区具有该第二导电类型；
移除该第二图案化掩膜层并形成栅极堆叠于该半导体基板上，以覆盖该第三阱区与该第五阱区的一部分；
形成源极区于该第三阱区的一部分内；以及
形成漏极区于该第五阱区的一部分内；
其中，该第四阱区作为漏极隔离结构。
22.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第一导电类型为P型，而该第二导电类型为N型。
23.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该栅极堆叠实体接触该源极区与该漏极区。
24.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，早于形成该栅极堆叠之前，进一步包括形成隔离结构于该第五阱区的一部分内，而该栅极堆叠部分覆盖该隔离结构的一部分。
25.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，早于形成该栅极堆叠之前，进一步包括形成隔离结构于该第三阱区与该第五阱区的一部分内，而该栅极堆叠部分覆盖该隔离结构的一部分。
26.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第一阱区的掺杂浓度为1017-1018原子/立方厘米。
27.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该两个第二阱区的掺杂浓度为1016-1017原子/立方厘米。
28.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第四阱区的掺杂浓度为1016-1017原子/立方厘米。
29.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该第五阱区的掺杂浓度为1016-1017原子/立方厘米。
30.根据权利要求21所述的具有隔离漏极的金氧半导体装置的制造方法，其特征在于，该源极区与该漏极区的掺杂浓度为1019-1020原子/立方厘米。
CN201410482038.7A 2013-09-27 2014-09-19 具有隔离漏极的金氧半导体装置及其制造方法 Active CN104518030B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/039,161 2013-09-27
US14/039,161 US9006825B1 (en) 2013-09-27 2013-09-27 MOS device with isolated drain and method for fabricating the same

Publications (2)

Publication Number Publication Date
CN104518030A CN104518030A (zh) 2015-04-15
CN104518030B true CN104518030B (zh) 2018-07-03

Family

ID=52739261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410482038.7A Active CN104518030B (zh) 2013-09-27 2014-09-19 具有隔离漏极的金氧半导体装置及其制造方法

Country Status (3)

Country Link
US (3) US9006825B1 (zh)
CN (1) CN104518030B (zh)
TW (1) TWI548097B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200194581A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
CN113540104B (zh) * 2020-04-13 2023-06-30 力旺电子股份有限公司 存储器装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101263607A (zh) * 2005-07-18 2008-09-10 德克萨斯仪器股份有限公司 具有二极管钳位的漏极扩展mosfet
CN101714553A (zh) * 2008-09-29 2010-05-26 凹凸电子（武汉）有限公司 单元晶体管、集成电路及显示系统
CN101728392A (zh) * 2008-10-22 2010-06-09 台湾积体电路制造股份有限公司 具有减少的导通电阻的高压器件
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN102376762A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 超级结ldmos器件及制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087953B2 (en) * 2004-12-03 2006-08-08 Aplus Flash Technology, Inc. Unified non-volatile memory device and method for integrating NOR and NAND-type flash memory and EEPROM device on a single substrate
WO2007135694A1 (en) * 2006-05-18 2007-11-29 Stmicroelectronics S.R.L. Three- terminal power device with high switching speed and manufacturing process
US7423319B2 (en) * 2006-12-28 2008-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. LDPMOS structure with enhanced breakdown voltage
US8044457B2 (en) * 2009-06-29 2011-10-25 Analog Devices, Inc. Transient over-voltage clamp

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101263607A (zh) * 2005-07-18 2008-09-10 德克萨斯仪器股份有限公司 具有二极管钳位的漏极扩展mosfet
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN101714553A (zh) * 2008-09-29 2010-05-26 凹凸电子（武汉）有限公司 单元晶体管、集成电路及显示系统
CN101728392A (zh) * 2008-10-22 2010-06-09 台湾积体电路制造股份有限公司 具有减少的导通电阻的高压器件
CN102376762A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 超级结ldmos器件及制造方法

Also Published As

Publication number Publication date
US20150118816A1 (en) 2015-04-30
TW201513361A (zh) 2015-04-01
US20150091085A1 (en) 2015-04-02
CN104518030A (zh) 2015-04-15
TWI548097B (zh) 2016-09-01
US9006068B1 (en) 2015-04-14
US20150111356A1 (en) 2015-04-23
US9006825B1 (en) 2015-04-14
US9029223B1 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
TWI448038B (zh) 電池充電電路、帶有mosfet和jfet的半導體裝置及其製備方法
CN103178097B (zh) 用于高电压晶体管器件的伪栅极
KR20090046147A (ko) 수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법
TWI387094B (zh) 具備汲極電壓保護之功率半導體元件及其製作方法
WO2018088165A1 (ja) 半導体装置
US10256236B2 (en) Forming switch circuit with controllable phase node ringing
KR101228369B1 (ko) Ｌｄｍｏｓ 소자와 그 제조 방법
CN104518030B (zh) 具有隔离漏极的金氧半导体装置及其制造方法
CN103779429B (zh) 高压二极管
CN102859700B (zh) 没有反向恢复的ldmos
US11984475B2 (en) High voltage avalanche diode for active clamp drivers
KR101196319B1 (ko) Ｌｄｍｏｓ 소자와 그 제조 방법
CN111192871B (zh) 用于静电防护的晶体管结构及其制造方法
CN111199970B (zh) 用于静电防护的晶体管结构及其制造方法
TWI517414B (zh) 具有增強崩潰電壓之蕭基特二極體
CN104347656B (zh) 光电转换器件和成像系统
TWI385802B (zh) 高壓金氧半導體元件及其製作方法
KR20090032550A (ko) 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로
CN115188832B (zh) 一种高压jfet器件及其制备方法
CN116705849B (zh) 一种半导体结构及半导体结构的制备方法
CN117476645B (zh) 半导体器件及其制造方法、集成电路
CN100594600C (zh) 互补式金属氧化物半导体晶体管及其制作方法
KR101502306B1 (ko) 반도체 정류 소자 및 그의 제조 방법
CN104009518A (zh) 电池充电电路
KR101585960B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant