CN1885561A - 绝缘栅型半导体装置、制造方法及保护电路 - Google Patents

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Abstract

本发明涉及一种绝缘栅型半导体装置及其制造方法以及保护电路，在现有结构中，源极区域及体区域(背栅区域)与共同的源极电极接触，不能分别控制源极区域和背栅区域的电位。因此，在将这种MOSFET用于双向转换元件时，将两个MOSFET串联连接，由控制电路进行MOSFET的导通截止及寄生二极管的控制，阻碍了装置的小型化。设置与源极区域接触的第一电极层和与体区域(背栅)接触的第二电极层。第一电极层和第二电极层绝缘，分别沿与沟槽的延伸方向不同的方向延伸。可对第一电极层和第二电极层分别施加电位，进行防止因寄生二极管造成的逆流的控制。因此，可由一个MOSFET实现双向的转换元件。

Description

绝缘栅型半导体装置、制造方法及保护电路
技术领域
本发明涉及绝缘栅型半导体装置及其制造方法以及保护电路，即，通过将背栅分离而可由一个芯片进行双向转换动作的绝缘栅型半导体装置及其制造方法。
背景技术
图29中，作为现有的半导体装置之一例，表示n沟道型MOSFET。图29(A)是平面图，图29(B)是图29(A)的f-f线剖面图。另外，图29(A)中省略层间绝缘膜，由虚线表示源极电极。
如图29(A)，在衬底表面条纹状地形成沟槽44，与沟槽44相邻配置源极区域48及体区域49。沟槽44、源极区域48、体区域49沿同一方向延伸。
如图29(B)，n沟道型MOSFET在n+型半导体衬底41上层积n-型外延层42，设置漏极区域DR′，并在其上设置p型沟道层43。设置从沟道层43到达n-型外延层的沟槽44，并由栅极氧化膜45将沟槽44的内壁包覆，在沟槽44中埋设栅极电极46。
在与沟槽44相邻的沟道层43表面形成n+型源极区域48，在相邻的两个单元的源极区域48间的沟道层43表面形成p+型体区域49。沟槽44上由层间绝缘膜50覆盖，并设置与源极区域48及体区域49接触的源极电极51。源极电极51在源极区域48及体区域49上连续设置。另外，在衬底背面设置漏极电极52。
上述的MOSFET例如在二次电池充放电时进行蓄电池管理的保护电路装置中采用。
图30是表示保护电路装置之一例的电路图。
在二次电池LiB上串联连接两个MOSFETQ1、Q2。MOSFETQ1、Q2共同连接漏极D，在两端分别配置源极S，各栅极G与控制电路IC连接。控制电路IC在检测二次电池LiB的电压的同时，进行两个MOSFETQ1、Q2的导通截止控制，保护二次电池LiB不会过充电、过放电或负载短路(例如参照专利文献1)。
例如，控制电路IC检测电池电压，在检测到的电压高于最高设定电压时，切换MOSFET Q2为截止，阻止二次电池LiB过充电。另外，在检测到的电压低于最低设定电压时，切换MOSFETQ1为截止，阻止二次电池LiB过放电。
专利文献1：日本特开2002-118258号公报
如图29，现有的MOSFET中，体区域49和源极区域48是共同与源极电极51连接，它们的电位固定。而且，在将MOSFET利用于双向转换元件中时，将两个MOSFET串联连接，切换各自的源极电极51的电位，双向地形成电流路径。
这是由于，如图30所示，MOSFET内设有寄生二极管PD。即，在体区域49(即，背栅区域)和源极区域48的电位固定的MOSFET中，不能避免截止时的寄生二极管PD的顺向动作。
因此，在MOSFET截止时，需要进行不形成寄生二极管PD不要求的电流路径的控制。
因此，如图30，将相同单元数、同一芯片尺寸的两个MOSFET串联连接，由控制电路进行MOSFETQ1、MOSFETQ2及它们的寄生二极管PD的控制。由此形成所希望的电流路径。
但是，在MOSFET中，要降低导通电阻，需要某种程度的单元数量及芯片尺寸。另一方面，二次电池作为携带终端的蓄电池已普及，伴随携带终端的小型化，其保护电路也要求小型化。但是，在串联连接两个MOSFETQ1、Q2的上述的保护电路中，对应于该要求是有限制的。
发明内容
因此，本发明是鉴于这样的课题而构成的。本发明第一方面的绝缘栅型半导体装置，其具有：漏极区域，其在一导电型半导体衬底上层积有一导电型半导体层；反向导电型沟道层，其设于所述半导体层表面；沟槽，其在所述半导体层表面沿第一方向延伸，具有贯通沟道层的深度；栅极绝缘膜，其设于该沟槽的内壁；栅极电极，其被埋入所述沟槽内；一导电型源极区域，其与所述沟槽相邻并设于所述沟道层表面；反向导电型体区域，其与所述沟槽及所述源极区域相邻并设于所述沟道层表面；第一电极层，其设于所述源极区域上，在所述半导体层表面沿第二方向延伸；第二电极层，其设于所述体区域上，在所述半导体层表面沿第二方向延伸。
本发明第二方面的绝缘栅型半导体装置的制造方法，其具有：在一导电型半导体衬底上层积一导电型半导体层，在该半导体层表面形成反向导电型沟道层的工序；形成在所述半导体层表面沿第一方向延伸，且具有贯通沟道层的深度的沟槽的工序；在所述沟槽的内壁形成栅极绝缘膜的工序；形成埋入所述沟槽的栅极电极的工序；在与所述沟槽相邻的所述沟道层表面形成一导电型源极区域的工序；在与所述沟槽及所述源极区域相邻的所述沟道层表面形成反向导电型体区域的工序；形成与所述源极区域接触，在所述半导体层表面沿第二方向延伸的第一电极层的工序；形成与所述体区域接触，在所述半导体层表面沿第二方向延伸的第二电极层的工序。
本发明第三方面的绝缘栅型半导体装置，其特征在于，具有：漏极区域，其在一导电型半导体衬底上层积有一导电型半导体层；反向导电型沟道层，其设于所述半导体层表面；沟槽，其在所述半导体层表面沿第一方向延伸，具有贯通沟道层的深度；栅极绝缘膜，其设于该沟槽的内壁；栅极电极，其被埋入所述沟槽内；一导电型源极区域，其与所述沟槽相邻，设于所述沟道层表面；一导电型低浓度区域，其设于所述源极区域下方；反向导电型体区域，其与所述沟槽及所述源极区域相邻，设于所述沟道层表面；第一电极层，其设于所述源极区域上，在所述半导体层表面沿第二方向延伸；第二电极层，其设于所述体区域上，在所述半导体层表面沿第二方向延伸。
本发明第四方面的绝缘栅型半导体装置的制造方法，其特征在于，包括：在一导电型半导体衬底上层积一导电型半导体层，且在该半导体层表面形成反向导电型沟道层的工序；形成在所述半导体层表面沿第一方向延伸，且具有贯通沟道层的深度的沟槽的工序；在所述沟槽的内壁形成栅极绝缘膜的工序；形成埋入所述沟槽的栅极电极的工序；在所述沟道层表面形成一导电型低浓度区域的工序；形成与所述沟槽相邻且位于所述低浓度区域上方的一导电型源极区域的工序；在与所述沟槽及所述源极区域相邻的所述沟道层表面形成反向导电型体区域的工序；形成与所述源极区域接触，在所述半导体层表面沿第二方向延伸的第一电极层的工序；形成与所述体区域接触，在所述半导体层表面沿第二方向延伸的第二电极层的工序。
本发明第五方面的保护电路，为二次电池的保护电路，其特征在于，包括：开关装置，其连接到所述二次电池并包括：漏极区域、连接于所述漏极区域的漏极电极、设置在所述漏极区域上的沟道层、形成在所述沟道层内并沿第一方向水平延伸的沟槽、设置在所述沟槽内的栅极电极、在所述沟道层内与所述沟槽相邻形成的源极区域、在所述沟道层内与所述沟槽相邻形成的体区域、与所述源极区域接触并沿第二方向水平延伸的第一电极以及与所述体区域接触并沿所述第二方向水平延伸的第二电极；控制电路，其连接到所述开关装置并设置为分别向所述第一电极和所述第二电极施加电压。
根据本发明，第一，可将源极电极和漏极电极分别与体区域(背栅区域)连接。由此，可由一个MOSFET在将源极区域和背栅区域短路的状态、和将漏极区域和背栅区域短路的状态之间进行切换。
由此，在MOSFET截止时，可遮断由寄生二极管形成的不要求的电流路径(相对所希望的电流路径形成反向的电流路径)。
因此，可由一个MOSFET的芯片切换双向的电流路径，且防止电流逆流。
第二，通过将层间绝缘膜埋入沟槽内，可实现第一电极层及第二电极层接触的衬底表面的平坦化。即，不产生由层间绝缘膜引起的分步敷层。由于条纹状地形成第一电极层及第二电极层，故分别与源极区域及体区域充分接触，且也可以确保高的密封性。
第三，在源极区域12、体区域13、层间绝缘膜10的各形成工序中，尽管使用三个掩模，但掩模的对准偏差只考虑一个掩模即可。即，与以往在三个工序中考虑三个掩模的对准偏差的情况相比，可使沟槽间的距离近接。因此，可增大动作面积。由此，若为同一芯片尺寸，则可降低导通电阻，若为同一单元数，则可使芯片尺寸缩小化。
第四，可由一个MOSFET芯片实现可进行双向转换动作的元件，例如在二次电池的保护电路中采用的情况等，可实现零件数量的减少和装置的小型化。
第五，通过在源极区域下方设置与源极区域同导电型的低浓度区域，能够使源极区域和沟道层的界面的杂质浓度分布缓缓迁移。由此，能够缓和源极区域和沟道层的界面的电场集中，可抑制耐压恶化。因此，能够提高漏极电极接地时的耐压。
附图说明
图1(A)、(B)是说明本发明的绝缘栅型半导体装置的立体图；
图2(A)、(B)是说明本发明的绝缘栅型半导体装置的剖面图；
图3是说明本发明的绝缘栅型半导体装置的电路图；
图4是说明本发明的绝缘栅型半导体装置的电路概要图；
图5是说明本发明的绝缘栅型半导体装置的电路概要图；
图6是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图7是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图8是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图9(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图10(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图11(A)、(B)、(C)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图12是说明本发明的绝缘栅型半导体装置的(A)立体图，(B)剖面图，(C)剖面图；
图13(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图14(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图15(A)、(B)、(C)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图16(A)、(B)是说明本发明的绝缘栅型半导体装置的立体图；
图17(A)、(B)是说明本发明的绝缘栅型半导体装置的剖面图；
图18是说明本发明的绝缘栅型半导体装置的概要图；
图19是说明本发明的绝缘栅型半导体装置的概要图；
图20是用于说明本发明的绝缘栅型半导体装置的剖面图；
图21(A)、(B)是用于说明本发明的绝缘栅型半导体装置的特性图；
图22是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图23(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图24(A)、(B)、(C)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图25是说明本发明的绝缘栅型半导体装置的(A)立体图、(B)剖面图、(C)剖面图；
图26是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图27(A)、(B)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图28(A)、(B)、(C)是说明本发明的绝缘栅型半导体装置的制造方法的剖面图；
图29是说明现有的绝缘栅型半导体装置的(A)平面图，(B)剖面图；
图30是说明现有的绝缘栅型半导体装置的电路图。
符号说明
1     n+型硅半导体衬底
2     n-型外延层
3     沟道层
5     沟槽
6     栅极氧化膜
7     栅极电极
10    层间绝缘膜
12    源极区域
13    体(背栅)区域
14    第一电极层
15    第二电极层
16    漏极电极
20    MOSFET
21    二次电池
22    保护电路
24    控制电路
29    控制端子
41    n+型硅半导体衬底
42    n-型外延层
43    沟道层
44    沟槽
45    栅极氧化膜
46    栅极电极
48    源极区域
49    体区域
50    层间绝缘膜
51    源极电极
52    漏极电极
具体实施方式
参照图1～图15，以n沟道层沟槽结构的MOSFET为例说明本发明的实施例。
首先，参照图1～图11说明第一实施例。图1是表示MOSFET的立体图。图1(A)是配置有第一及第二电极层的图，图1(B)是由虚线表示配置有第一及第二电极层的区域的图。另外，图2是剖面图，图2(A)是图1(A)的a-a线剖面图，图2(B)是图1(A)的b-b线剖面图。
MOSFET20由半导体衬底1、半导体层2、沟道层3、沟槽5、栅极绝缘膜6、栅极电极7、源极区域12、体区域13、层间绝缘膜10、第一电极层14、第二电极层15和漏极电极16构成。
衬底100在n+型硅半导体衬底1之上层积n-型外延层2等而设有漏极区域DR。在漏极区域DR表面设置作为p型杂质区域的沟道层3。
沟槽5设为贯通沟道层3并到达漏极区域2的深度。另外，n-型外延层2(沟道层3)表面的图案形成沿第一方向延伸的条纹状(参照图1(B))。
参照图2，沟槽5的内壁由对应驱动电压的膜厚的栅极绝缘膜6包覆。栅极电极7将导入杂质而谋求低电阻化的多晶硅埋设于沟槽5内。栅极电极7的上部设于距沟槽5的开口部即沟道层3表面下方数千左右。
源极区域12使高浓度的n型杂质与沟槽5相邻地扩散。源极区域12设于沟槽5开口部周围的沟道层3表面，另外，其一部分设为沿沟槽5侧壁向沟槽5深度方向延伸并到达栅极电极7的深度。在图2(A)所示的剖面中，在相邻的沟槽5间仅配置源极区域12。另外，沿沟槽5的延伸方向(第一方向)相邻的源极区域12以规定的间隔分开配置，在它们之间配置体区域13。即，一个源极区域12与沿沟槽5的同一侧壁配置的两个体区域13相邻(参照图1(B))。
体区域13使高浓度的p型杂质与沟槽5相邻地扩散。体区域13设于沟槽5开口部周围的沟道层3表面。在图2(B)所示的剖面中，在相邻的沟槽5间仅配置体区域13。另外，沿沟槽5的延伸方向(第一方向)相邻的体区域13以规定的间隔分开配置，在它们之间配置源极区域12。即，一个体区域13与沿沟槽5的同一侧壁配置的两个源极区域12相邻(参照图1(B))。即，图1中仅配置两个源极区域12和一个体区域，但源极区域和体区域可交替地配置多个。
层间绝缘膜10整体埋入沟槽5内。栅极电极7上端(表面)位于距沟道层3表面下方数千程度，在从该栅极电极7上端到沟道层3表面的沟槽5内全部埋设层间绝缘膜10，没有在衬底表面突出的部分(参照图2)。
第一电极层14在栅极电极7及层间绝缘膜10上大致平坦地设置，与源极区域12接触。由于层间绝缘膜10埋入沟槽5内，故源极电极14在层间绝缘膜10上基本没有台阶高差而大致平坦地设置。第一电极层14设于源极区域12上，在n-型外延层2(沟道层3)表面沿第二方向延伸。
第二电极层15在栅极电极7及层间绝缘膜10上大致平坦地设置，与体区域13接触。由于层间绝缘膜10埋入沟槽5内，故第二电极层15在层间绝缘膜10上基本没有台阶高差而大致平坦地设置。第二电极层15设于体区域13上，在n-型外延层2(沟道层3)表面沿第二方向延伸。
第一电极层14及第二电极层15交替配置，沿与沟槽5的延伸方向正交的方向上延伸。第一电极层14及第二电极层15分别以规定的间隔分开设置，并通过设于它们表面的表面保护膜(未图示)绝缘。另外，在n+型半导体层衬底1背面通过金属蒸镀等而形成漏极电极(未图示)。
通过将层间绝缘膜10埋入沟槽5内，在栅极电极7上方，第一电极层14大致平坦地与源极区域12接触，第二电极层15大致平坦地与体区域13接触。第一电极层14及第二电极层15为分别以线纹状分开形成的图案，可降低分别与源极区域12及体区域13的接触不良。另外，可防止分步敷层的恶化造成的空隙的产生、及引线焊接时的裂纹，提高可靠性。
根据本实施例，在构成一个芯片的MOSFET20中，可分别控制对第一电极层14施加的电位和对第二电极层15施加的电位。即，可分别控制源极区域12和体区域13(以下称为背栅区域)的电位关系。
即，本实施例的MOSFET20可由一个芯片实现进行双向电流路径的切换的双向转换元件，以下对其进行说明。
图3～图5是表示将图1的MOSFET20用于双向转换元件的情况之一例的图。图3是表示二次电池的保护电路的电路图，图4及图5是表示MOSFET20截止状态时的概要图。
如图3所示，保护电路200具有作为转换元件的一个MOSFET20和控制电路24。
MOSFET20与二次电池21串联连接，进行二次电池21的充电及放电。在MOSFET20上形成双向电流路径。
控制电路24具有对MOSFET20的栅极G施加控制信号的一个控制端子29。
控制电路24在进行充放电动作时，将MOSFET20切换为导通，根据MOSFET的源极S及漏极D的电位，沿二次电池21的充电方向及二次电池21的放电方向流过电流。另外，在例如充放电动作截止时、或充放电切换时等，MOSFET20成为截止状态。而且此时，利用内设于MOSFET20内的寄生二极管形成与所希望的路径反向的电流路径，但在本实施例中，将反向的电流路径遮断。即，在MOSFET20截止时，将源极S或漏极D的任意低电位的端子与背栅连接，遮断基于寄生二极管的电流路径。
具体地说，在进行充电时，以漏极D为电源电位VDD，以源极S为接地电位GND。而且，对栅极G施加规定的电位，使MOSFET20为导通状态，沿充电方向(箭头X)形成电流路径。
其次，在进行放电时，以漏极D为接地电位GND，以源极S为电源电位VDD。而且，对栅极G施加规定的电位，使MOSFET20为导通状态，沿放电方向(箭头Y)形成电流路径。
参照图4及图5对MOSFET20的截止状态进行说明。图4表示充电时使MOSFET20截止的情况，图5表示放电时使MOSFET20截止的情况。另外，图4及图5是相当于图1(A)的c-c线截面的概要图。
如图4，在从充电向放电切换时或过充电时等在充电状态下使MOSFET20截止的情况下，通过控制电路24使源极S和背栅BG短路。
此时，对漏极电极16(漏极D)施加电源电位VDD，使第二电极层15(背栅BG)和第一电极层14(源极S)短路接地。由于漏极D为电源电位VDD，因此作为由p型沟道层3和n(n+/n-)型衬底100形成的寄生二极管，成为反向偏压状态。即，由寄生二极管得到的电流路径被遮断，故可防止逆流。另外，漏极D为比背栅BG高的电位，不会引起寄生双向动作。
另一方面，如图5所示，在从放电向充电切换时或过放电时等在放电状态下使MOSFET20截止的情况下，通过控制电路24使漏极D和背栅BG短路。
在该情况下，使漏极电极16(漏极D)和第二电极层15(背栅BG)短路而接地，对第一电极层14(源极S)施加电源电位VDD。
由于源极S为电源电位VDD，故作为寄生二极管，成为逆偏压状态，由寄生二极管得到的电流路径被遮断，故可防止逆流。另外，漏极D和背栅BG为同电位，不会引起寄生双向动作。
这样，在本实施例中，与源极区域12连接的第一电极层14和与背栅区域13连接的第二电极层15分别形成。因此，对第一电极层14和第二电极层15分别施加规定的电位，使用一个MOSFET20即可控制双向转换。
其次，参照图6～图11，以n沟道型的沟槽结构的MOSFET为例说明第一实施例的绝缘栅型半导体装置的制造方法。
第一工序(图6)：在一导电型半导体衬底上层积一导电型半导体层，在半导体层表面形成反向导电型沟道层的工序。
准备在n+型硅半导体衬底1上层积n-型外延层2等而形成的衬底100，形成漏极区域DR。在表面形成氧化膜(未图示)后，蚀刻预定的沟道层3的部分氧化膜，使衬底100表面露出。以该氧化膜为掩模，在对整个面以例如剂量1.0×1012-13cm-2，加速能量50KeV左右注入硼等后，进行扩散，以P型形成厚度约1.5μm左右的沟道层3。
第二工序(图7)：形成在半导体层表面沿第一方向延伸，具有贯通沟道层的深度的沟槽的工序。
首先，对整个面利用CVD法生成厚度3000的NSG(Non-dopedSilicate Glass：非掺杂硅玻璃)的CVD氧化膜4。然后，利用抗蚀膜得到的掩模蚀刻CVD氧化膜4，将其部分除去，使沟道层3露出。除去抗蚀膜。然后，以CVD氧化膜4为掩模，利用CF类及HBr类气体对露出的衬底100进行各向异性干式蚀刻，形成贯通沟道层3而到达n-型外延层2的约2.0μm的深度的沟槽5。使沟槽5的宽度为0.5μm左右。
沟槽5在沟道层3表面构图为沿第一方向延伸的条纹状(参照图1(B))。
第三工序(图8)：在沟槽内壁形成栅极绝缘膜的工序。
进行伪氧化，在沟槽5内壁和沟道层3表面形成氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤，然后，蚀刻除去该氧化膜和沟槽蚀刻的掩模构成的CVD氧化膜4。然后，形成栅极氧化膜6。即，热氧化整个面，根据驱动电压形成例如厚度约300～700的栅极氧化膜6。
第四工序(图9)：形成埋入沟槽的栅极电极的工序。
在整个面上堆积含有高浓度杂质的多晶硅层7a。或在整个面上附着非掺杂的多晶硅层，使高浓度杂质沉积扩散，谋求高导电率化(图9(A))。然后，以整个面为掩模进行干式蚀刻。此时，以使多晶硅层7a的上部位于沟槽开口部的下方的方式进行过蚀刻，设置埋设于沟槽5内的栅极电极7。栅极电极7的上部位于距沟槽5开口部下方8000左右，且沟槽5开口部附近的沟槽5侧壁的栅极氧化膜6露出(图9(B))。
第五工序(图10及图11)：在与沟槽相邻的沟道层表面形成一导电型源极区域的工序、及在与沟槽和源极区域相邻的沟道层表面形成反向导电型体区域的工序。
设置使源极区域的形成区域上的沟道层3表面露出的条纹状的掩模(未图示)。对整个面例如以剂量5.0×1015cm-2左右离子注入砷，对沟道层3表面掺杂n+型杂质，形成n型杂质区域12′。在此表示相当于图2(A)的剖面图(图10(A))。
其次，设置条纹状掩模(未图示)，使得形成体区域的区域上的沟道层3表面露出。在此表示相当于图2(B)的剖面图。
对整个面例如以剂量5.0×1014cm-2左右离子注入硼，在露出的沟道层3表面形成p型杂质区域13′(图10(B))。
在整个面上层积2000左右的TEOS膜(未图示)后，利用CVD法附着6000左右的BPSG(Boron Phosphorus Silicate Glass：硼磷硅酸盐玻璃)层10a，然后，形成SOG(Spin On Glass：旋涂玻璃)层10b。
然后，进行用于平坦化的热处理，由此，使n型杂质区域12′及p型杂质区域13′扩散。而且，在相当于图2(A)的剖面中，在沟道层3表面形成n型源极区域12。源极区域12经由栅极绝缘膜6与栅极电极7相邻(图11(A))。
同样，在相当于图2(B)的剖面中，在沟道层3表面也形成p型体区域13。体区域13经由栅极绝缘膜6与栅极电极7相邻(图11(B))。
体区域13及源极区域12沿沟槽5的同一侧壁交替配置。另外，在相对沟槽5延伸的第一方向正交的第二方向上，在相邻的沟槽5之间仅配置源极区域12或体区域13的任一个(参照图1(B))。
然后，反复蚀刻整个面而露出沟道层3表面，形成埋入沟槽5内的层间绝缘膜10。在此，在进行反复蚀刻时，为防止膜残留而期望稍微进行过蚀刻。具体地说，使用终点检测，蚀刻层间绝缘膜10直至沟道层3表面的硅露出，然后，进一步进行过蚀刻。由此，层间绝缘膜10在栅极电极7上被完全埋设于沟槽5内，由于没有向衬底100表面突出，故形成层间绝缘膜10后的衬底100表面大致平坦。
这样，在本实施例中，可不设置掩模而形成层间绝缘膜10。在此表示相当于图2(A)的剖面，但在相当于图2(B)的剖面中也同样，将层间绝缘膜10埋入沟槽5内(图11(C))。
目前，如图29所示，将源极区域48及体区域49与沟槽44平行形成。但是，在层间绝缘膜50的形成工序、源极区域48及体区域49的形成工序三个工序中需要三个掩模，进行沟槽44-源极区域48、及沟槽44-体区域49的对位时，需要考虑使用的三个掩模的对准偏差。
但是，在本实施例中，相对于沟槽5的延伸方向，源极区域12及体区域13垂直延伸而形成。因此，尽管在层间绝缘膜10的形成工序、源极区域12及体区域13的形成工序中需要三个掩模，但只要仅考虑一个掩模的对准偏差即可。
即，与以往相比，使考虑掩模的对位误差而确保的沟槽间的距离近接。因此，可扩大动作面积。由此，如若为同一芯片尺寸，则可降低导通电阻，若为同一单元数，则可缩小芯片尺寸。
另外，也可以将源极区域12和体区域13的形成顺序调换。
第六工序(图2(A))：形成与源极区域接触，在上述半导体层表面形成沿第二方向延伸的第一电极层的工序。
用喷溅装置在整个面上附着铝，构图为所希望的形状，形成与源极区域12接触的第一电极层14。第一电极层14设于源极区域12上，在沟道层3表面沿相对沟槽5的延伸方向垂直的方向即第二方向延伸。
在本实施例中，在栅极电极7上埋入层间绝缘膜10，可形成大致平坦的第一电极层14，因此可改善分步敷层。
第七工序(图2(B))：形成与体区域接触，在半导体层表面沿第二方向延伸的第二电极层的工序。
用喷溅装置在整个面上附着铝，构图为所希望的形状，形成与体区域13接触的第二电极层15。第二电极层15设于体区域13上，在沟道层3表面沿第二方向延伸。第二电极层15与第一电极层14分开而平行配置。
在本实施例中，在栅极电极7上埋入层间绝缘膜10，可形成大致平坦的第二电极层15，因此，可改善分步敷层。
参照图12～图15说明本发明的第二实施例。
图12是表示第二实施例的结构的图，图12(A)是立体图，图12(B)是图12(A)的d-d线剖面图，图12(C)是图12(A)的e-e线剖面图。另外，图12(A)中，配置第一电极层14及第二电极层15的区域由虚线表示。
第二实施例为不将层间绝缘膜10埋入沟槽5内，而使其向沟道层3表面突出的结构。
即，将栅极电极7一直埋设到沟槽5的开口部附近，包覆栅极电极7、设于沟槽5周围的源极区域12或体区域13的一部分而设置层间绝缘膜10。
第一电极层14及第二电极层15包覆在沟道层3表面突出的层间绝缘膜10的周围，并与露出在层间绝缘膜10间的源极区域12或体区域13接触。另外，图2(A)中，在平面图案上，虚线表示配置第一电极层14、第二电极层15的区域，但实际上如图12(B)、(C)所示，将衬底100表面和层间绝缘膜10包覆。其它结构由于与第一实施例相同，故省略说明。
参照图13～图15，以n沟道型为例说明第二实施例的MOSFET的制造方法。
第一工序～第三工序由于与第一实施例(图6～图8)相同，故省略说明。
第四工序(图13)：形成被埋入沟槽内的栅极电极的工序。
在整个面上堆积含高浓度杂质的多晶硅层7a。或在整个面上附着非掺杂的多晶硅层，使高浓度杂质沉积并扩散，谋求高导电率化(图13(A))。然后，以整个面为掩模进行干式蚀刻。由此，形成埋设于沟槽5内的栅极电极7。栅极电极7的表面位于沟槽5的开口部附近(图13(B))。
第五工序(图14及图15)：在与沟槽相邻的沟道层表面形成一导电型源极区域的工序，及在与沟槽及源极区域相邻的沟道层表面形成反向导电型体区域的工序。
设置源极区域的形成区域露出的条纹状的掩模，对整个面例如以剂量5.0×1015cm-2左右离子注入砷，并在沟道层3表面掺杂n+型杂质，形成一导电型杂质区域12′。在此表示相当于图12(B)的剖面图(图14(A))。
其次，设置条纹状的掩模(未图示)，使形成体区域的预定的沟道层3表面露出。在此表示相当于图12(C)的剖面图。
对整个面例如以剂量5.0×1014cm-2左右离子注入硼，在露出的沟道层3表面形成反向导电型杂质区域13′(图14(B))。
然后，在整个面上层积2000左右的TEOS膜(未图示)，在利用CVD法附着6000左右的BPSG(Boron Phosphorus Silicate Glass)层10a后，形成SOG(Spin On Glass)层10b，进行用于平坦化的热处理(900℃左右)。
如图15(A)所示，利用该处理使一导电型杂质区域12′的杂质扩散，在沟道层3表面形成反向导电型源极区域12。同时，如图15(B)所示，使反向导电型杂质区域13′的杂质扩散，在沟道层3表面形成p型体区域13。
源极区域12及体区域13经由栅极绝缘膜6与栅极电极7相邻。
体区域13及源极区域12沿沟槽5的同一侧壁交替配置。另外，在相对沟槽5延伸的第一方向正交的第二方向，在相邻的沟槽5间仅配置源极区域12或体区域13的任一个(参照图12(A))。
然后，设置由新的抗蚀剂得到的掩模(未图示)，蚀刻BPSG膜10a、SOG膜10b，形成接触孔CH，同时形成层间绝缘膜10。层间绝缘膜10覆盖栅极电极7之上，且包覆与沟槽5相邻的源极区域12的一部分之上(图15(C))。另外，图示省略，但体区域13上也同样。
之后的工序由于与第一实施例相同，故省略说明。
接下来参照图16～图24说明第三实施例。图16是表示MOSFET的立体图。图16(A)是配置有第一及第二电极层的图，图16(B)是由虚线表示第一及第二电极层的图。另外，图17是剖面图，图17(A)是图16(A)的g-g线剖面图，图17(B)是图16(A)的h-h线剖面图。另外，与第一及第二实施例相同的结构要素标注相同符号，并省略说明。
如图16及图17所示，在第三实施例中，在源极区域12的下层设置n型低浓度区域17。低浓度区域17设于源极区域12和沟道层3的界面，其杂质浓度为1×1016cm-3～1～1018cm-3左右。通过低浓度区域17可提高源极区域12-沟道层13之间的耐压，后文中对其进行说明。
参照图18及图19说明MOSFET20的截止状态。图18是表示充电时MOSFET20截止的情况，图19表示放电时MOSFET20截止的情况。另外，图18及图19是相当于图16(A)的i-i线剖面的概要图。
如图18所示，从充电向放电切换时，或过充电时等、MOSFET20在充电状态截止的情况下，由控制电路24而使源极S和背栅BG短路。
另一方面，如图19所示，从放电向充电切换时，或过放电时等、MOSFET20在放电状态截止的情况下，由控制电路24使漏极D和背栅BG短路。
关于MOSFET20的动作，由于与第一实施例相同故省略说明。
在此，说明低浓度区域17。
首先，图20中表示不配置低浓度区域17而将源极区域12和沟道层3接合的情况。图20是相当于图16(A)的i-i线剖面的概要图。
在该结构中，如图18那样使源极S和背栅BG短路的情况下，作为电压电位VDD，可向漏极D施加20V电压。但是，如图19那样使背栅BG和漏极D短路的情况下，作为电源电位VDD，只能向源极S施加10V左右电压。
这是由于，在源极区域12和沟道层3之间的结上发生由电场集中引起的耐压恶化。即，在图18的状态中，通过使源极S和背栅BG短路，沟道层3和源极区域12为等电位，在PN结上不产生电场。但是，在图19的状态中，在沟道层3和源极区域12的PN结上发生电场集中，产生耐压恶化。
图21是表示源极区域12和沟道层3的杂质浓度分布曲线和图19状态的电场分布的图。图21(A)是不设置低浓度区域17的情况，图21(B)是如本实施例那样配置有低浓度区域17的情况。另外，图表的纵轴为电场强度以及杂质浓度，横轴为距离沟道层3表面的深度。并且，阴影线区域表示电场分布。
如图21(A)所示，电场在PN结J上最强，如阴影线所示分布。在未配置低浓度区域17的情况下，从电场增强的源极区域12的底部附近到PN结J的深度d1浅，电场分布陡峭。即，表示PN结附近的电场集中强。
另一方面，如图21(B)所示，通过配置低浓度区域17，形成杂质浓度分布曲线从源极区域12底部向深度方向缓缓迁移的区域，加深到PN结J的位置。由此，从电场增强的源极区域12的底部附近到PN结J的深度d2加深。即，可知，电场分布与图21(A)相比渐渐增强，PN结附近的电场集中减弱。
即，电场集中减弱，则源极区域12-沟道层3之间的耐压提高。其结果，即使是图19所示那样使背栅BG和漏极D短路的情况，也能够作为电压电位VDD而向源极S施加20V左右电压。
接下来参照图22～图24，以n沟道型沟槽结构的MOSFET为例，说明第三实施例的绝缘栅型半导体装置的制造方法。
从与第一实施例同样的第一工序开始进行第四工序，设置埋入到沟槽5中的栅极电极7(未图示)。
第五工序(图22)：在沟道层表面形成一导电型低浓度区域的工序。
在此，表示相当于图17(A)的剖面。设置使形成低浓度区域的沟道层3露出的条纹状的掩模，以5×1013cm-2左右的掺杂量离子注入磷(P)。之后，通过热处理进行扩散，形成距离沟道层3表面的深度为0.6μm左右的低浓度区域17。
第六工序(图23及图24)：在与沟槽相邻的沟道层表面形成一导电型的源极区域的工序、以及在与沟槽和源极区域相邻的沟道层表面形成反向导电型的体区域的工序。
设置使源极区域形成区域的沟道层3表面露出的条纹状掩模(未图示)。对整个面例如以5.0×1015cm-2左右离子注入砷，在沟道层3表面掺杂n+型杂质而形成n型杂质区域12′。另外，在此表示相当于图17(A)的剖面图(图23(A))。
然后，使形成体区域的区域的沟道层3表面露出而设置条纹状的掩模(未图示)。另外，在此，表示相当于图17(B)的剖面图。
对整个面例如以5.0×1014cm-2左右的掺杂量离子注入硼，在露出的沟道层3表面形成p型杂质区域13′(图23(B))。
在整个面上层积2000左右的TEOS膜(未图示)之后，通过CVD法附着6000左右的BPSG(Boron Phosphorus Silicate Glass)层10a，然后，形成SOG(Spin On Glass)层10b。
之后，进行用于平坦化的热处理(900℃左右)，由此，将n型杂质区域12′及p型杂质区域13′扩散。并且，在相当于图17(A)的剖面中，在沟道层3表面形成n型的源极区域12。源极区域12设置为距离n-型外延层2表面0.3μm左右的深度，在源极区域12的下方配置低浓度区域17。源极区域12经由栅极绝缘膜6而与栅极电极7相邻(图24(A))。
同样，在相当于图17(B)的剖面中，在沟道层3表面形成p型体区域13。体区域13经由栅极绝缘膜6与栅极电极7相邻(图24(B))。
体区域13及源极区域12沿沟槽5的同一侧壁交替配置。另外，在与沟槽5延伸的第一方向正交的第二方向上，在相邻的沟槽5之间仅配置源极区域12或体区域13中的一个(参照图16(B))。
然后，反复蚀刻整个面，露出沟道层3表面，形成埋入到沟槽5中的层间绝缘膜10。在此，在反复蚀刻时，为了防止膜残留而希望稍微地过蚀刻。具体地说，使用终点检测蚀刻层间绝缘膜10，直至沟道层3表面的硅露出，然后进行过蚀刻。由此，层间绝缘膜10在栅极电极7之上被完全埋设到沟槽5内，由于不向衬底表面突出，故层间绝缘膜10形成后的衬底表面大致平坦。
这样在本实施例中，能够不设置掩模而形成层间绝缘膜10。在此，表示相当于图17(A)的剖面，但在相当于图17(B)的剖面中也同样地在沟槽5内埋设层间绝缘膜10(图24(C))。
以后的工序由于与第一实施例的第六工序以及第七工序相同，故省略说明。
参照图25～图28说明本发明的第四实施例。
图25是表示第四实施例的结构的图，图25(A)是立体图，图25(B)是图25(A)的j-j线剖面图，图25(C)是图25(A)的k-k线剖面图。另外，在图25(A)中，由虚线表示第一电极层14及第二电极层15。
第四实施例是层间绝缘膜10不埋入沟槽5内而向沟道层3表面突出的结构。即，在与第二实施例相同的结构中，在源极区域12的下层设置n型的低浓度区域17。因此，与第二实施例和第三实施例重复的部分，省略说明。
即，将栅极电极7一直埋设到沟槽5的开口部附近，包覆栅极电极7、设于沟槽5周围的源极区域12或体区域13的一部分而设置层间绝缘膜10。
第一电极层14及第二电极层15包覆在沟道层3表面突出的层间绝缘膜10的周围设置，与露出层间绝缘膜10之间的源极区域12或体区域13接触。
参照图26～图28，以n沟道型为例说明第四实施例的MOSFET的制造方法。
从与第二实施例同样的第一工序开始进行第四工序，设置埋入到沟槽5中的栅极电极7(未图示)。
第五工序(图26)：在沟道层表面形成一导电型低浓度区域的工序。
在此，表示相当于图17(A)的剖面。设置使形成低浓度区域的沟道层3露出的条纹状的掩模，以5×1013cm-2左右的掺杂量离子注入磷(P)。然后通过热处理进行扩散，形成距沟道层3表面的深度为0.6μm左右的低浓度区域17。
第六工序(图27及图28)：在与沟槽相邻的沟道层表面形成一导电型的源极区域的工序、以及在与沟道和源极区域相邻的沟道层表面形成反向导电型体区域的工序。
设置使源极区域的形成区域露出的条纹状的掩模，对整个面例如以5.0×1015cm-2左右的掺杂量离子注入砷，向沟道层3表面掺杂n+型杂质而形成一导电型杂质区域12′。另外，在此，表示相当于图25(B)的剖面图(图27(A))。
然后，使形成体区域的预定的沟道层3表面露出而设置条纹状的掩模(未图示)。另外，在此，表示相当于图25(C)的剖面图。
例如以5.0×1014cm-2左右的掺杂量对整个面离子注入硼，在露出的沟道层3表面形成反向导电性杂质区域13′(参照图27(B))。
然后，在整个面上层积2000左右的TEOS膜(未图示)之后，通过CVD法附着6000左右的BPSG层10a，然后，形成SOG层10b，进行用于平坦化的热处理(900℃左右)。
通过该热处理，如图28(A)所示，使一导电型杂质区域12′的杂质扩散，在沟道层3表面形成n型的源极区域12。低浓度区域17位于源极区域12下方。
同时，如图28(B)所示，使反向导电型杂质区域13′的杂质扩散，在沟道层3表面形成p型体区域13。
之后，设置由新的抗蚀剂产生的掩模(未图示)，对BPSG膜10a、SOG膜10b进行蚀刻，形成接触孔CH的同时，形成层间绝缘膜10。层间绝缘膜10覆盖栅极电极7之上，包覆与沟槽5相邻的源极区域12的一部分之上(图28(C))。另外，虽然省略了图示，但体区域13之上也是同样的。
以后的工序与第二实施例相同。
另外，如上所述，在本发明的实施例中，以n沟道型MOSFET为例进行了说明，但也可以适用于导电型相反的p沟道型MOSFET。另外，对于在衬底100a的下方设置衬底100和反向导电型半导体层，在一个芯片内由以单片将双极晶体管和功率MOSFET复合化的IGBT(Insulated Gate BipolarTransistor：绝缘栅双极晶体管)也能够同样地实施。

Claims (21)

1、一种绝缘栅型半导体装置，其特征在于，具有：漏极区域，其在一导电型半导体衬底上层积有一导电型半导体层；反向导电型沟道层，其设于所述半导体层表面；沟槽，其在所述半导体层表面沿第一方向延伸，具有贯通沟道层的深度；栅极绝缘膜，其设于该沟槽的内壁；栅极电极，其被埋入所述沟槽内；一导电型源极区域，其与所述沟槽相邻，设于所述沟道层表面；反向导电型体区域，其与所述沟槽及所述源极区域相邻，设于所述沟道层表面；第一电极层，其设于所述源极区域上，在所述半导体层表面沿第二方向延伸；第二电极层，其设于所述体区域上，在所述半导体层表面沿第二方向延伸。
2、如权利要求1所述的绝缘栅型半导体装置，其特征在于，将所述第一电极层及所述第二电极层交替配置。
3、如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述栅极电极的表面设于所述沟槽的开口部的下方，且在所述栅极电极上的所述沟槽内埋设绝缘膜。
4、如权利要求1所述的绝缘栅型半导体装置，其特征在于，具有与所述漏极区域连接的第三电极层，在所述栅极电极不施加电压时，将所述第一电极层及所述第三电极层中的任一个与所述第二电极层电连接。
5、如权利要求4所述的绝缘栅型半导体装置，其特征在于，将所述第一电极层及第三电极层中的任一个低电位的电极层与所述第二电极层连接。
6、如权利要求4所述的绝缘栅型半导体装置，其特征在于，对所述第一电极层及所述第三电极层中的另一个施加电源电压。
7、如权利要求1所述的绝缘栅型半导体装置，其特征在于，根据所述源极区域及所述漏极区域的电位，在所述栅极电极施加电压时，在所述源极区域及所述漏极区域间形成双向的电流路径。
8、如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第一方向及所述第二方向正交。
9、如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述体区域配置于两个源极区域之间，且该两个源极区域沿一个所述沟槽的同一侧壁配置。
10、如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述沟槽形成条纹状。
11、一种绝缘栅型半导体装置的制造方法，其特征在于，包括：在一导电型半导体衬底上层积一导电型半导体层，且在该半导体层表面形成反向导电型沟道层的工序；形成在所述半导体层表面沿第一方向延伸，且具有贯通沟道层的深度的沟槽的工序；在所述沟槽的内壁形成栅极绝缘膜的工序；形成埋入所述沟槽的栅极电极的工序；在与所述沟槽相邻的所述沟道层表面形成一导电型源极区域的工序；在与所述沟槽及所述源极区域相邻的所述沟道层表面形成反向导电型体区域的工序；形成与所述源极区域接触，在所述半导体层表面沿第二方向延伸的第一电极层的工序；形成与所述体区域接触，在所述半导体层表面沿第二方向延伸的第二电极层的工序。
12、如权利要求11所述的绝缘栅型半导体装置的制造方法，其特征在于，所述栅极电极的表面设于所述沟槽的开口部下方，在所述栅极电极上的所述沟槽内埋设绝缘膜。
13、如权利要求11所述的绝缘栅型半导体装置的制造方法，其特征在于，形成与所述漏极区域电连接的第三电极层。
14、一种绝缘栅型半导体装置，其特征在于，具有：漏极区域，其在一导电型半导体衬底上层积有一导电型半导体层；反向导电型沟道层，其设于所述半导体层表面；沟槽，其在所述半导体层表面沿第一方向延伸，具有贯通沟道层的深度；栅极绝缘膜，其设于该沟槽的内壁；栅极电极，其被埋入所述沟槽内；一导电型源极区域，其与所述沟槽相邻，设于所述沟道层表面；一导电型低浓度区域，其设于所述源极区域下方；反向导电型体区域，其与所述沟槽及所述源极区域相邻，设于所述沟道层表面；第一电极层，其设于所述源极区域上，在所述半导体层表面沿第二方向延伸；第二电极层，其设于所述体区域上，在所述半导体层表面沿第二方向延伸。
15、如权利要求14所述的绝缘栅型半导体装置，其特征在于，所述低浓度区域与所述源极区域相接设置，具有1×1016cm-3～1～1018cm-3左右的杂质浓度。
16、一种绝缘栅型半导体装置的制造方法，其特征在于，包括：在一导电型半导体衬底上层积一导电型半导体层，且在该半导体层表面形成反向导电型沟道层的工序；形成在所述半导体层表面沿第一方向延伸，且具有贯通沟道层的深度的沟槽的工序；在所述沟槽的内壁形成栅极绝缘膜的工序；形成埋入所述沟槽的栅极电极的工序；在所述沟道层表面形成一导电型低浓度区域的工序；形成与所述沟槽相邻且位于所述低浓度区域上方的一导电型源极区域的工序；在与所述沟槽及所述源极区域相邻的所述沟道层表面形成反向导电型体区域的工序；形成与所述源极区域接触，在所述半导体层表面沿第二方向延伸的第一电极层的工序；形成与所述体区域接触，在所述半导体层表面沿第二方向延伸的第二电极层的工序。
17、如权利要求16所述的绝缘栅型半导体装置的制造方法，其特征在于，所述低浓度区域与所述源极区域相接设置，具有1×1016cm-3～1～1018cm-3左右的杂质浓度。
18、一种保护电路，其为二次电池的保护电路，其特征在于，包括：
开关装置，其连接到所述二次电池并包括：漏极区域、连接于所述漏极区域的漏极电极、设置在所述漏极区域上的沟道层、形成在所述沟道层内并沿第一方向水平延伸的沟槽、设置在所述沟槽内的栅极电极、在所述沟道层内与所述沟槽相邻形成的源极区域、在所述沟道层内与所述沟槽相邻形成的体区域、与所述源极区域接触并沿第二方向水平延伸的第一电极以及与所述体区域接触并沿所述第二方向水平延伸的第二电极；
控制电路，其连接到所述开关装置并设置为分别向所述第一电极和所述第二电极施加电压。
19.如权利要求18所述的保护电路，其特征在于，所述控制电路设置为当所述控制电路停止向所述栅极电极施加电压时，将所述第二电极与停止施加电压时处于低电位的所述第一电极或所述漏极电极连接。
20.如权利要求19所述的保护电路，其特征在于，所述控制电路设置为在停止施加所述电压时向不处于低电位的所述第一电极或所述漏极电极施加电源供电电压。
21.如权利要求19所述的保护电路，其特征在于，所述低电位为接地电位。
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WD01 Invention patent application deemed withdrawn after publication

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