JPH0950987A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0950987A JPH0950987A JP15326196A JP15326196A JPH0950987A JP H0950987 A JPH0950987 A JP H0950987A JP 15326196 A JP15326196 A JP 15326196A JP 15326196 A JP15326196 A JP 15326196A JP H0950987 A JPH0950987 A JP H0950987A
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- film
- oxide film
- silicon oxide
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Abstract
(57)【要約】
【目的】 シリコン酸化膜にコンタクト孔を形成するに
当たり、マイクロローディング効果によるエッチングレ
ートの低下を防止するとともに、ＩＣＰ（Inductively
Coupled Plasma）でエッチングしたときの寸法変換差を
小さくする。 【構成】 シリコン酸化膜３上に多結晶シリコン膜４を
パターン形成し、この多結晶シリコン膜４をマスクとし
てシリコン酸化膜３にコンタクト孔３ａを形成する。 【効果】 多結晶シリコン膜４とシリコン酸化膜３との
エッチング選択比がきわめて高いので、シリコン酸化膜
３のエッチングマスクとなる多結晶シリコン膜４の膜厚
を薄膜化できてマイクロローディング効果の寄与を少な
くでき、また、多結晶シリコン膜の消耗による寸法変換
差の発生を防止できる。
当たり、マイクロローディング効果によるエッチングレ
ートの低下を防止するとともに、ＩＣＰ（Inductively
Coupled Plasma）でエッチングしたときの寸法変換差を
小さくする。 【構成】 シリコン酸化膜３上に多結晶シリコン膜４を
パターン形成し、この多結晶シリコン膜４をマスクとし
てシリコン酸化膜３にコンタクト孔３ａを形成する。 【効果】 多結晶シリコン膜４とシリコン酸化膜３との
エッチング選択比がきわめて高いので、シリコン酸化膜
３のエッチングマスクとなる多結晶シリコン膜４の膜厚
を薄膜化できてマイクロローディング効果の寄与を少な
くでき、また、多結晶シリコン膜の消耗による寸法変換
差の発生を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にシリコン酸化膜のエッチング
技術に用いて好適なものである。
その製造方法に関し、特にシリコン酸化膜のエッチング
技術に用いて好適なものである。
【０００２】
【従来の技術】従来、シリコン酸化膜にコンタクト孔を
形成するには、フォトレジストをマスクとしてＣＦ4 や
ＣＨＦ3 などのガスを用いたドライエッチングを行う手
法を用いることが一般的であった。また、微細なホール
パターンを加工するためには、ドライエッチングのプラ
ズマの発生手段として、誘導結合プラズマ（ＩＣＰ：In
ductively Coupled Plasma）などの高密度プラズマが用
いられるようになってきている。
形成するには、フォトレジストをマスクとしてＣＦ4 や
ＣＨＦ3 などのガスを用いたドライエッチングを行う手
法を用いることが一般的であった。また、微細なホール
パターンを加工するためには、ドライエッチングのプラ
ズマの発生手段として、誘導結合プラズマ（ＩＣＰ：In
ductively Coupled Plasma）などの高密度プラズマが用
いられるようになってきている。
【０００３】
【発明が解決しようとする課題】しかしながら、近年の
半導体集積回路の微細化、高集積化に伴い、コンタクト
孔は孔径がより微細になり且つ深さがより深くなりつつ
あり、いわゆる高アスペクト比化が進行している。この
ように孔径が微細で高アスペクト比のコンタクト孔に対
しては、ドライエッチングの特性として、エッチングレ
ートが極端に低下する、いわゆるマイクロローディング
効果が生じてしまう。
半導体集積回路の微細化、高集積化に伴い、コンタクト
孔は孔径がより微細になり且つ深さがより深くなりつつ
あり、いわゆる高アスペクト比化が進行している。この
ように孔径が微細で高アスペクト比のコンタクト孔に対
しては、ドライエッチングの特性として、エッチングレ
ートが極端に低下する、いわゆるマイクロローディング
効果が生じてしまう。
【０００４】また、ＩＣＰにおいては、フォトレジスト
とシリコン酸化膜との選択比（シリコン酸化膜のエッチ
ングレート／フォトレジストのエッチングレート）は２
〜４程度しかない。従って、フォトレジストの膜厚（通
常０．６μｍ〜２．４μｍ程度）とコンタクト孔の深さ
とが同程度になると、シリコン酸化膜のエッチング中に
おけるフォトレジストのエッチング量が大きく、場合に
よってはマスクとなるフォトレジストに所望の加工がで
きず、寸法変換差が生じてしまうという問題があった。
とシリコン酸化膜との選択比（シリコン酸化膜のエッチ
ングレート／フォトレジストのエッチングレート）は２
〜４程度しかない。従って、フォトレジストの膜厚（通
常０．６μｍ〜２．４μｍ程度）とコンタクト孔の深さ
とが同程度になると、シリコン酸化膜のエッチング中に
おけるフォトレジストのエッチング量が大きく、場合に
よってはマスクとなるフォトレジストに所望の加工がで
きず、寸法変換差が生じてしまうという問題があった。
【０００５】シリコン酸化膜に微細なコンタクト孔を形
成する方法としては、特開平４−１９６３１５号公報
に、シリコン酸化膜上に多結晶シリコン膜を形成すると
ともに、この多結晶シリコン膜上にフォトレジストを塗
布した後、このフォトレジストにシリコン酸化膜に形成
するコンタクト孔の孔径よりも大きい寸法のレジストパ
タ−ンを形成して、多結晶シリコン膜及びシリコン酸化
膜をエッチングする方法が開示されている。すなわち、
この方法は、形成するコンタクト孔の孔径よりも大きい
寸法のレジストパタ−ンを有するフォトレジストをマス
クとして、多結晶シリコン膜及びシリコン酸化膜を同時
にエッチングすることにより、多結晶シリコン膜にテー
パ状のエッチングを施すとともに、レジストパタ−ンの
寸法よりも小さい孔径のコンタクト孔をシリコン酸化膜
に形成する手法である。
成する方法としては、特開平４−１９６３１５号公報
に、シリコン酸化膜上に多結晶シリコン膜を形成すると
ともに、この多結晶シリコン膜上にフォトレジストを塗
布した後、このフォトレジストにシリコン酸化膜に形成
するコンタクト孔の孔径よりも大きい寸法のレジストパ
タ−ンを形成して、多結晶シリコン膜及びシリコン酸化
膜をエッチングする方法が開示されている。すなわち、
この方法は、形成するコンタクト孔の孔径よりも大きい
寸法のレジストパタ−ンを有するフォトレジストをマス
クとして、多結晶シリコン膜及びシリコン酸化膜を同時
にエッチングすることにより、多結晶シリコン膜にテー
パ状のエッチングを施すとともに、レジストパタ−ンの
寸法よりも小さい孔径のコンタクト孔をシリコン酸化膜
に形成する手法である。
【０００６】ところが、この手法を用いた場合、上述し
たように多結晶シリコン膜及びシリコン酸化膜に同時に
エッチングが施されるためにテーパ状にエッチングされ
ることを利用するので、前記コンタクト孔を十分に所望
の孔径に形成できるとは言い難く、やはり寸法変換差の
発生を抑止することは困難である。
たように多結晶シリコン膜及びシリコン酸化膜に同時に
エッチングが施されるためにテーパ状にエッチングされ
ることを利用するので、前記コンタクト孔を十分に所望
の孔径に形成できるとは言い難く、やはり寸法変換差の
発生を抑止することは困難である。
【０００７】そこで、本発明の目的は、半導体装置およ
びその製造方法において、孔径が微細で高アスペクト比
のコンタクト孔を形成する場合にもマイクロローディン
グ効果が生じず、エッチングレートが低下しないように
する技術を提供することである。
びその製造方法において、孔径が微細で高アスペクト比
のコンタクト孔を形成する場合にもマイクロローディン
グ効果が生じず、エッチングレートが低下しないように
する技術を提供することである。
【０００８】また、本発明の別の目的は、半導体装置お
よびその製造方法において、ＩＣＰなどのフォトレジス
トとシリコン酸化膜との選択比が小さいエッチングを行
う場合であっても、寸法変換差が生じないような技術を
提供することである。
よびその製造方法において、ＩＣＰなどのフォトレジス
トとシリコン酸化膜との選択比が小さいエッチングを行
う場合であっても、寸法変換差が生じないような技術を
提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、開孔部を有する多結晶シリコン膜をマスクと
して、前記多結晶シリコン膜の下部に形成されたシリコ
ン酸化膜をエッチングして当該シリコン酸化膜にコンタ
クト孔を形成する。
造方法は、開孔部を有する多結晶シリコン膜をマスクと
して、前記多結晶シリコン膜の下部に形成されたシリコ
ン酸化膜をエッチングして当該シリコン酸化膜にコンタ
クト孔を形成する。
【００１０】本発明の半導体装置の製造方法は、シリコ
ン酸化膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜上にフォトレジストをパターン形成す
る工程と、前記フォトレジストをマスクとしたエッチン
グにより、前記多結晶シリコン膜に開孔部を形成する工
程と、前記フォトレジストを除去する工程と、前記開孔
部を有する前記多結晶シリコン膜をマスクとしたエッチ
ングにより、前記シリコン酸化膜にコンタクト孔を形成
する工程とを有する。
ン酸化膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜上にフォトレジストをパターン形成す
る工程と、前記フォトレジストをマスクとしたエッチン
グにより、前記多結晶シリコン膜に開孔部を形成する工
程と、前記フォトレジストを除去する工程と、前記開孔
部を有する前記多結晶シリコン膜をマスクとしたエッチ
ングにより、前記シリコン酸化膜にコンタクト孔を形成
する工程とを有する。
【００１１】本発明の半導体装置の製造方法の一態様例
は、下地導電層を形成した後に、当該下地導電層上に前
記シリコン酸化膜を形成する工程と、前記シリコン酸化
膜に形成された前記コンタクト孔を充填して前記下地導
電膜と電気的に接続される他の多結晶シリコン膜を前記
多結晶シリコン膜上に形成する工程とを有する。
は、下地導電層を形成した後に、当該下地導電層上に前
記シリコン酸化膜を形成する工程と、前記シリコン酸化
膜に形成された前記コンタクト孔を充填して前記下地導
電膜と電気的に接続される他の多結晶シリコン膜を前記
多結晶シリコン膜上に形成する工程とを有する。
【００１２】本発明の半導体装置の製造方法の一態様例
は、下地導電層を形成する工程と、当該下地導電層上に
前記シリコン酸化膜を形成し、前記シリコン酸化膜に前
記コンタクト孔を形成した後、前記多結晶シリコン膜を
除去する工程と、前記コンタクト孔を充填して前記下地
導電膜と電気的に接続される他の多結晶シリコン膜を前
記シリコン酸化膜上に形成する工程とを有する。
は、下地導電層を形成する工程と、当該下地導電層上に
前記シリコン酸化膜を形成し、前記シリコン酸化膜に前
記コンタクト孔を形成した後、前記多結晶シリコン膜を
除去する工程と、前記コンタクト孔を充填して前記下地
導電膜と電気的に接続される他の多結晶シリコン膜を前
記シリコン酸化膜上に形成する工程とを有する。
【００１３】本発明の半導体装置の製造方法の一態様例
においては、前記シリコン酸化膜をエッチングするため
に誘導結合プラズマ型エッチング装置、ＥＣＲ型エッチ
ング装置、又はヘリコン波プラズマ型エッチング装置を
用いる。
においては、前記シリコン酸化膜をエッチングするため
に誘導結合プラズマ型エッチング装置、ＥＣＲ型エッチ
ング装置、又はヘリコン波プラズマ型エッチング装置を
用いる。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記コンタクト孔のアスペクト比を３以上
とする。
においては、前記コンタクト孔のアスペクト比を３以上
とする。
【００１５】本発明の半導体装置の製造方法は、半導体
基板上にゲート電極を形成する工程と、前記半導体基板
内にソース領域及びドレイン領域を形成する工程と、前
記ゲート電極、前記ソース領域及び前記ドレイン領域が
形成された前記半導体基板の全面に前記シリコン酸化膜
を形成する工程と、前記シリコン酸化膜の上に多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜の上
にフォトレジストをパターン形成する工程と、前記フォ
トレジストをマスクとしたエッチングにより、前記多結
晶シリコン膜に開孔部を形成する工程と、前記フォトレ
ジストを除去する工程と、前記開孔部が形成された前記
多結晶シリコン膜をマスクとしたエッチングにより、前
記シリコン酸化膜に前記ソース領域の配線用及び前記ド
レイン領域の配線用のコンタクト孔を形成する工程とを
有する。
基板上にゲート電極を形成する工程と、前記半導体基板
内にソース領域及びドレイン領域を形成する工程と、前
記ゲート電極、前記ソース領域及び前記ドレイン領域が
形成された前記半導体基板の全面に前記シリコン酸化膜
を形成する工程と、前記シリコン酸化膜の上に多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜の上
にフォトレジストをパターン形成する工程と、前記フォ
トレジストをマスクとしたエッチングにより、前記多結
晶シリコン膜に開孔部を形成する工程と、前記フォトレ
ジストを除去する工程と、前記開孔部が形成された前記
多結晶シリコン膜をマスクとしたエッチングにより、前
記シリコン酸化膜に前記ソース領域の配線用及び前記ド
レイン領域の配線用のコンタクト孔を形成する工程とを
有する。
【００１６】本発明の半導体装置は、コンタクト孔を有
するシリコン酸化膜と、前記シリコン酸化膜上に形成さ
れた多結晶シリコン膜であって、前記コンタクト孔上に
形成された、前記コンタクト孔と同一形状の開孔部を有
する多結晶シリコン膜とを備えて構成される。
するシリコン酸化膜と、前記シリコン酸化膜上に形成さ
れた多結晶シリコン膜であって、前記コンタクト孔上に
形成された、前記コンタクト孔と同一形状の開孔部を有
する多結晶シリコン膜とを備えて構成される。
【００１７】本発明の半導体装置の一態様例において
は、前記多結晶シリコン膜の膜厚が、０．０５μｍ〜
０．３μｍとされる。
は、前記多結晶シリコン膜の膜厚が、０．０５μｍ〜
０．３μｍとされる。
【００１８】本発明の半導体装置は、下地導電層と、前
記下地導電層上に形成されたコンタクト孔を有するシリ
コン酸化膜と、前記シリコン酸化膜上に形成された多結
晶シリコン膜であって、前記コンタクト孔上に形成され
た、前記コンタクト孔と同一形状の開孔部を有する多結
晶シリコン膜と、前記多結晶シリコン膜上、前記開孔部
内及び前記コンタクト孔内に形成された他の多結晶シリ
コン膜とを有する。
記下地導電層上に形成されたコンタクト孔を有するシリ
コン酸化膜と、前記シリコン酸化膜上に形成された多結
晶シリコン膜であって、前記コンタクト孔上に形成され
た、前記コンタクト孔と同一形状の開孔部を有する多結
晶シリコン膜と、前記多結晶シリコン膜上、前記開孔部
内及び前記コンタクト孔内に形成された他の多結晶シリ
コン膜とを有する。
【００１９】本発明の半導体装置の一態様例において
は、前記多結晶シリコン膜及び前記他の多結晶シリコン
膜が配線層を構成する。
は、前記多結晶シリコン膜及び前記他の多結晶シリコン
膜が配線層を構成する。
【００２０】本発明の半導体装置は、半導体基板と、前
記半導体基板上に形成されたゲート電極と、前記半導体
基板内に形成されたソース領域及びドレイン領域と、前
記ゲート電極、前記ソース領域及び前記ドレイン領域が
形成された前記半導体基板の全面に形成されたシリコン
酸化膜であって、前記コンタクト孔が前記ソース領域及
び前記ドレイン領域の配線に用いられるシリコン酸化膜
と、前記シリコン酸化膜上に形成された多結晶シリコン
膜であって、前記コンタクト孔上に形成された、前記コ
ンタクト孔と同一形状の開孔部を有する多結晶シリコン
膜とを有する。
記半導体基板上に形成されたゲート電極と、前記半導体
基板内に形成されたソース領域及びドレイン領域と、前
記ゲート電極、前記ソース領域及び前記ドレイン領域が
形成された前記半導体基板の全面に形成されたシリコン
酸化膜であって、前記コンタクト孔が前記ソース領域及
び前記ドレイン領域の配線に用いられるシリコン酸化膜
と、前記シリコン酸化膜上に形成された多結晶シリコン
膜であって、前記コンタクト孔上に形成された、前記コ
ンタクト孔と同一形状の開孔部を有する多結晶シリコン
膜とを有する。
【００２１】
【作用】シリコン酸化膜をエッチングして微細なコンタ
クト孔を形成するに際しては、例えば１．０μｍ〜２．
５μｍ程度のシリコン酸化膜の膜厚に、マスクとなる薄
膜の膜厚を加えた厚さがマイクロローディング効果に寄
与する実効的な厚さとなる。本発明では、ポリシリコン
とシリコン酸化膜とのエッチング選択比をフォトレジス
トとシリコン酸化膜とのエッチング選択比よりも大きく
することができるためにマスクとなる多結晶シリコン膜
の膜厚を薄膜化できるので、マイクロローディング効果
に寄与する実効的な厚さ（アスペクト比）を下げること
ができる。
クト孔を形成するに際しては、例えば１．０μｍ〜２．
５μｍ程度のシリコン酸化膜の膜厚に、マスクとなる薄
膜の膜厚を加えた厚さがマイクロローディング効果に寄
与する実効的な厚さとなる。本発明では、ポリシリコン
とシリコン酸化膜とのエッチング選択比をフォトレジス
トとシリコン酸化膜とのエッチング選択比よりも大きく
することができるためにマスクとなる多結晶シリコン膜
の膜厚を薄膜化できるので、マイクロローディング効果
に寄与する実効的な厚さ（アスペクト比）を下げること
ができる。
【００２２】例えば、深さ１．８μｍで孔径０．４μｍ
のシリコン酸化膜にコンタクト孔を開孔しようとする
際、従来のフォトレジストのマスクは膜厚が１．２μｍ
程度であるので、エッチング時の実効的なアスペクト比
は７．５（＝（１．２＋１．８）÷０．４）となる。こ
れに対して、本発明では、ポリシリコンのマスクの膜厚
を０．０５μｍ〜０．３μｍ程度に薄膜化できるので、
エッチング時の実効的なアスペクト比を５．０程度に抑
制することができる。
のシリコン酸化膜にコンタクト孔を開孔しようとする
際、従来のフォトレジストのマスクは膜厚が１．２μｍ
程度であるので、エッチング時の実効的なアスペクト比
は７．５（＝（１．２＋１．８）÷０．４）となる。こ
れに対して、本発明では、ポリシリコンのマスクの膜厚
を０．０５μｍ〜０．３μｍ程度に薄膜化できるので、
エッチング時の実効的なアスペクト比を５．０程度に抑
制することができる。
【００２３】また、ＩＣＰなどの高密度プラズマエッチ
ングの場合でも、膜厚１．８μｍのシリコン酸化膜をエ
ッチングする際に、従来のフォトレジストマスクではそ
のうちの０．４５μｍ〜０．９μｍ程度が消耗してしま
い、マスク寸法どおりの加工が不可能であった。これに
対して、本発明では、ポリシリコンとシリコン酸化膜と
のエッチング選択比が１００以上ときわめて高いために
マスク消耗を０．０２μｍ以下に抑制することができ、
マスク寸法どおりの加工が可能になる。
ングの場合でも、膜厚１．８μｍのシリコン酸化膜をエ
ッチングする際に、従来のフォトレジストマスクではそ
のうちの０．４５μｍ〜０．９μｍ程度が消耗してしま
い、マスク寸法どおりの加工が不可能であった。これに
対して、本発明では、ポリシリコンとシリコン酸化膜と
のエッチング選択比が１００以上ときわめて高いために
マスク消耗を０．０２μｍ以下に抑制することができ、
マスク寸法どおりの加工が可能になる。
【００２４】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法のいくつかの実施の形態について図面を参照
して詳細に説明する。
の製造方法のいくつかの実施の形態について図面を参照
して詳細に説明する。
【００２５】（第１の実施の形態）先ず、第１の実施の
形態について説明する。この第１の実施の形態に係る半
導体装置は、図１に示すように、シリコン基板１と、シ
リコン基板１上に形成された配線層（下地導電層）２
と、配線層２上に形成された、孔径が０．２５μｍ以下
のコンタクト孔３ａを有するシリコン酸化膜３と、シリ
コン酸化膜３上に形成された、開孔部４ａを有する第１
の多結晶シリコン膜４と、第１の多結晶シリコン膜４
上、開孔部４ａ内及びコンタクト孔３ａ内に形成され
た、開孔部４ａ及びコンタクト孔３ａを介して配線層２
と電気的に接続された第２の多結晶シリコン膜５とを有
して構成されている。
形態について説明する。この第１の実施の形態に係る半
導体装置は、図１に示すように、シリコン基板１と、シ
リコン基板１上に形成された配線層（下地導電層）２
と、配線層２上に形成された、孔径が０．２５μｍ以下
のコンタクト孔３ａを有するシリコン酸化膜３と、シリ
コン酸化膜３上に形成された、開孔部４ａを有する第１
の多結晶シリコン膜４と、第１の多結晶シリコン膜４
上、開孔部４ａ内及びコンタクト孔３ａ内に形成され
た、開孔部４ａ及びコンタクト孔３ａを介して配線層２
と電気的に接続された第２の多結晶シリコン膜５とを有
して構成されている。
【００２６】ここで、開孔部４ａは、コンタクト孔３ａ
上に形成されるとともに、コンタクト孔３ａと同一の形
状を有する。すなわち、開孔部４ａとコンタクト孔３ａ
とが同一の形状とされている点で、多結晶シリコンの開
孔部がテーパ状に形成される上述の特開平４−１９６３
１５号公報の半導体装置と異なる。
上に形成されるとともに、コンタクト孔３ａと同一の形
状を有する。すなわち、開孔部４ａとコンタクト孔３ａ
とが同一の形状とされている点で、多結晶シリコンの開
孔部がテーパ状に形成される上述の特開平４−１９６３
１５号公報の半導体装置と異なる。
【００２７】続いて、上記半導体装置の製造方法につい
て説明する。図２は、上記半導体装置の製造方法を工程
順に示す断面図である。先ず、図２（ａ）に示すよう
に、配線層２などの形成工程等の所定の処理工程が終了
したシリコン基板１上に、膜厚１．０μｍ〜２．５μｍ
程度のシリコン酸化膜２を熱酸化法により形成する。
て説明する。図２は、上記半導体装置の製造方法を工程
順に示す断面図である。先ず、図２（ａ）に示すよう
に、配線層２などの形成工程等の所定の処理工程が終了
したシリコン基板１上に、膜厚１．０μｍ〜２．５μｍ
程度のシリコン酸化膜２を熱酸化法により形成する。
【００２８】次に、図２（ｂ）に示すように、シリコン
酸化膜３上に膜厚０．０５μｍ〜０．３μｍ程度の第１
の多結晶シリコン膜４をＣＶＤ法により形成する。この
とき、第１の多結晶シリコン膜４の材料である多結晶シ
リコンは、不純物を含有しないノンドープ・ポリシリコ
ンでよいが、リン，砒素又はホウ素等の不純物がドープ
された導電性を有するポリシリコンでもよい。
酸化膜３上に膜厚０．０５μｍ〜０．３μｍ程度の第１
の多結晶シリコン膜４をＣＶＤ法により形成する。この
とき、第１の多結晶シリコン膜４の材料である多結晶シ
リコンは、不純物を含有しないノンドープ・ポリシリコ
ンでよいが、リン，砒素又はホウ素等の不純物がドープ
された導電性を有するポリシリコンでもよい。
【００２９】次に、図２（ｃ）に示すように、第１の多
結晶シリコン膜４上の全面にフォトレジスト６を塗布
し、このフォトレジスト６に第１の多結晶シリコン膜４
に達する孔径が０．２μｍ以下の開孔部６ａを形成す
る。
結晶シリコン膜４上の全面にフォトレジスト６を塗布
し、このフォトレジスト６に第１の多結晶シリコン膜４
に達する孔径が０．２μｍ以下の開孔部６ａを形成す
る。
【００３０】次に、図２（ｄ）に示すように、開孔部６
ａが形成されたフォトレジスト６をマスクとして、Ｃｌ
2 やＳＦ6 ，ＨＢｒ等をエッチングガスとして用いて第
１の多結晶シリコン膜４をエッチングし、シリコン酸化
膜３に達する開孔部４ａを第１の多結晶シリコン膜４に
形成する。このとき、開孔部４ａは、フォトレジスト６
の開孔部６ａとほぼ同一形状に形成される。このよう
に、第１の実施の形態における半導体装置の製造方法
は、フォトレジスト６をマスクとして第１の多結晶シリ
コン膜４のみをエッチングする点で、フォトレジストを
マスクとして多結晶シリコン膜及びシリコン酸化膜をエ
ッチングする、特開平４−１９６３１５号公報に開示さ
れている製造方法と異なる。しかる後、フォトレジスト
６をアッシング除去する。
ａが形成されたフォトレジスト６をマスクとして、Ｃｌ
2 やＳＦ6 ，ＨＢｒ等をエッチングガスとして用いて第
１の多結晶シリコン膜４をエッチングし、シリコン酸化
膜３に達する開孔部４ａを第１の多結晶シリコン膜４に
形成する。このとき、開孔部４ａは、フォトレジスト６
の開孔部６ａとほぼ同一形状に形成される。このよう
に、第１の実施の形態における半導体装置の製造方法
は、フォトレジスト６をマスクとして第１の多結晶シリ
コン膜４のみをエッチングする点で、フォトレジストを
マスクとして多結晶シリコン膜及びシリコン酸化膜をエ
ッチングする、特開平４−１９６３１５号公報に開示さ
れている製造方法と異なる。しかる後、フォトレジスト
６をアッシング除去する。
【００３１】次に、図２（ｅ）に示すように、第１の多
結晶シリコン膜４をマスクとして、誘導結合プラズマ
（ＩＣＰ）型エッチング装置を用い、ドライエッチング
によりシリコン酸化膜３を選択的にエッチング除去す
る。このドライエッチングは、以下に示すようなエッチ
ング条件で行われる。 これにより、シリコン酸化膜３には、フォトレジスト６
に形成した開孔部６ａとほぼ同一形状且つぼぼ同一孔径
で、シリコン基板１に達するコンタクト孔３ａが、第１
の多結晶シリコン膜４の開孔部４ａの下に形成される。
結晶シリコン膜４をマスクとして、誘導結合プラズマ
（ＩＣＰ）型エッチング装置を用い、ドライエッチング
によりシリコン酸化膜３を選択的にエッチング除去す
る。このドライエッチングは、以下に示すようなエッチ
ング条件で行われる。 これにより、シリコン酸化膜３には、フォトレジスト６
に形成した開孔部６ａとほぼ同一形状且つぼぼ同一孔径
で、シリコン基板１に達するコンタクト孔３ａが、第１
の多結晶シリコン膜４の開孔部４ａの下に形成される。
【００３２】次に、図２（ｆ）に示すように、コンタク
ト孔３ａの底部においてシリコン基板１と接続するとと
もに、コンタクト孔３ａ及び第１の多結晶シリコン膜４
の開孔部４ａを埋め込む第２の多結晶シリコン膜５を形
成する。しかる後、第１及び第２の多結晶シリコン膜
４，５に不純物を導入することにより、第１及び第２の
多結晶シリコン膜４，５からなる配線層を形成する。な
お、第１の多結晶シリコン膜４を除去してから第２の多
結晶シリコン膜５を形成し、第２の多結晶シリコン膜５
に不純物を導入してもよい。
ト孔３ａの底部においてシリコン基板１と接続するとと
もに、コンタクト孔３ａ及び第１の多結晶シリコン膜４
の開孔部４ａを埋め込む第２の多結晶シリコン膜５を形
成する。しかる後、第１及び第２の多結晶シリコン膜
４，５に不純物を導入することにより、第１及び第２の
多結晶シリコン膜４，５からなる配線層を形成する。な
お、第１の多結晶シリコン膜４を除去してから第２の多
結晶シリコン膜５を形成し、第２の多結晶シリコン膜５
に不純物を導入してもよい。
【００３３】以上の工程によると、開孔部４ａが形成さ
れた第１の多結晶シリコン膜４をマスクとしてシリコン
酸化膜３をエッチングしてコンタクト孔３ａが形成され
るので、孔径が微細で高アスペクト比のコンタクト孔を
形成する場合にもマイクロローディング効果が生じず、
エッチングレートが低下しないようにすることができ
る。
れた第１の多結晶シリコン膜４をマスクとしてシリコン
酸化膜３をエッチングしてコンタクト孔３ａが形成され
るので、孔径が微細で高アスペクト比のコンタクト孔を
形成する場合にもマイクロローディング効果が生じず、
エッチングレートが低下しないようにすることができ
る。
【００３４】図３に、本第１の実施の形態に係る半導体
装置の製造方法におけるマイクロローディング効果によ
る影響を、フォトレジストをマスクとしてシリコン酸化
膜のコンタクト孔を形成する従来の製造方法（以下、
「従来例」と記す。）と比較して示す。ここで、シリコ
ン酸化膜に形成されるコンタクト孔の孔径を横軸に、コ
ンタクト孔の孔径が０．３μｍ以上のときのシリコン酸
化膜のエッチングレートを１としたときのシリコン酸化
膜のエッチングレートを縦軸にとったグラフであり、実
線が従来例のフォトレジストをシリコン酸化膜のエッチ
ングマスクとした場合を示し、破線が本第１の実施の形
態における半導体装置の第１の多結晶シリコン膜４をシ
リコン酸化膜３のエッチングマスクとした場合を示す。
装置の製造方法におけるマイクロローディング効果によ
る影響を、フォトレジストをマスクとしてシリコン酸化
膜のコンタクト孔を形成する従来の製造方法（以下、
「従来例」と記す。）と比較して示す。ここで、シリコ
ン酸化膜に形成されるコンタクト孔の孔径を横軸に、コ
ンタクト孔の孔径が０．３μｍ以上のときのシリコン酸
化膜のエッチングレートを１としたときのシリコン酸化
膜のエッチングレートを縦軸にとったグラフであり、実
線が従来例のフォトレジストをシリコン酸化膜のエッチ
ングマスクとした場合を示し、破線が本第１の実施の形
態における半導体装置の第１の多結晶シリコン膜４をシ
リコン酸化膜３のエッチングマスクとした場合を示す。
【００３５】この図３から明らかなように、コンタクト
孔の孔径が０．１６μｍのときのシリコン酸化膜のエッ
チングレートの相対値は、従来例では０．６程度である
が、本第１の実施の形態における半導体装置では０．９
程度である。すなわち、開孔部４ａが形成された第１の
多結晶シリコン膜４のみをマスクとして用いてシリコン
酸化膜３のコンタクト孔３ａを形成する本第１の実施の
形態における半導体装置の製造方法によれば、孔径が小
さく高アスペクト比のコンタクト孔３ａを形成する場合
にも、マイクロローディング効果による影響を受けづら
く、エッチングレートが低下することがない。
孔の孔径が０．１６μｍのときのシリコン酸化膜のエッ
チングレートの相対値は、従来例では０．６程度である
が、本第１の実施の形態における半導体装置では０．９
程度である。すなわち、開孔部４ａが形成された第１の
多結晶シリコン膜４のみをマスクとして用いてシリコン
酸化膜３のコンタクト孔３ａを形成する本第１の実施の
形態における半導体装置の製造方法によれば、孔径が小
さく高アスペクト比のコンタクト孔３ａを形成する場合
にも、マイクロローディング効果による影響を受けづら
く、エッチングレートが低下することがない。
【００３６】続いて、図４に、誘導結合プラズマ（ＩＣ
Ｐ）型のエッチング装置を用いて高密度プラズマエッチ
ングを行ったときの本第１の実施の形態の製造方法にお
けるエッチング前後の寸法変換差を、従来例の場合と比
較した比較結果の一例を示す。ここでは、マスクの寸法
を横軸に、シリコン酸化膜の完成寸法を縦軸にとったグ
ラフであり、○印が従来例のフォトレジストをシリコン
酸化膜のエッチングマスクとした場合を示し、×印が本
第１の実施の形態の第１の多結晶シリコン膜４をシリコ
ン酸化膜３のエッチングマスクとした場合を示す。
Ｐ）型のエッチング装置を用いて高密度プラズマエッチ
ングを行ったときの本第１の実施の形態の製造方法にお
けるエッチング前後の寸法変換差を、従来例の場合と比
較した比較結果の一例を示す。ここでは、マスクの寸法
を横軸に、シリコン酸化膜の完成寸法を縦軸にとったグ
ラフであり、○印が従来例のフォトレジストをシリコン
酸化膜のエッチングマスクとした場合を示し、×印が本
第１の実施の形態の第１の多結晶シリコン膜４をシリコ
ン酸化膜３のエッチングマスクとした場合を示す。
【００３７】この図４から明らかなように、従来例では
０．１μｍ程度の寸法変換差が生じていたが、本第１の
実施の形態では寸法変換差をほとんど０μｍに抑制する
ことができる。すなわち、本第１の実施の形態において
は、ＩＣＰ型のエッチング装置を用いて高密度プラズマ
エッチングを行った場合でも、第１の多結晶シリコン膜
４とシリコン酸化膜３とのエッチング比が１００以上と
極めて大きいため、第１の多結晶シリコン膜４をマスク
として用いたときの当該マスクの消耗（多結晶シリコン
膜４自体のエッチング量）をほとんど０に抑制すること
ができる。その結果、マスク寸法どおりにシリコン酸化
膜３を加工することが可能となり、寸法変換差をほとん
ど生じさせないようにすることができるため、第１の多
結晶シリコン膜４に形成した開孔部４ａの孔径と同じ孔
径のコンタクト孔３ａをシリコン酸化膜３に形成するこ
とができる。特に、本第１の実施の形態の製造方法は、
アスペクト比が３以上の高アスペクト比を有するコンタ
クト孔に対して有効である。
０．１μｍ程度の寸法変換差が生じていたが、本第１の
実施の形態では寸法変換差をほとんど０μｍに抑制する
ことができる。すなわち、本第１の実施の形態において
は、ＩＣＰ型のエッチング装置を用いて高密度プラズマ
エッチングを行った場合でも、第１の多結晶シリコン膜
４とシリコン酸化膜３とのエッチング比が１００以上と
極めて大きいため、第１の多結晶シリコン膜４をマスク
として用いたときの当該マスクの消耗（多結晶シリコン
膜４自体のエッチング量）をほとんど０に抑制すること
ができる。その結果、マスク寸法どおりにシリコン酸化
膜３を加工することが可能となり、寸法変換差をほとん
ど生じさせないようにすることができるため、第１の多
結晶シリコン膜４に形成した開孔部４ａの孔径と同じ孔
径のコンタクト孔３ａをシリコン酸化膜３に形成するこ
とができる。特に、本第１の実施の形態の製造方法は、
アスペクト比が３以上の高アスペクト比を有するコンタ
クト孔に対して有効である。
【００３８】さらに、本第１の実施の形態においては、
シリコン酸化膜３のエッチングマスクとして用いる第１
の多結晶シリコン膜４をそのまま配線層として用いるこ
ともできるので、この第１の多結晶シリコン膜４を除去
する必要がなく、製造工程の効率化が図られる。
シリコン酸化膜３のエッチングマスクとして用いる第１
の多結晶シリコン膜４をそのまま配線層として用いるこ
ともできるので、この第１の多結晶シリコン膜４を除去
する必要がなく、製造工程の効率化が図られる。
【００３９】（第２の実施の形態）続いて、本発明の第
２の実施の形態について説明する。この第２の実施の形
態においては、半導体装置としてＭＯＳトランジスタを
例示し、その構造及び製造方法について述べる。
２の実施の形態について説明する。この第２の実施の形
態においては、半導体装置としてＭＯＳトランジスタを
例示し、その構造及び製造方法について述べる。
【００４０】本第２の実施の形態のＭＯＳトランジスタ
は、図５に示すように、シリコン基板５１と、シリコン
基板５１に形成された、素子分離領域を画するフィール
ド酸化膜５２と、フィールド酸化膜５２の間の素子形成
領域においてシリコン基板５１上に形成されたゲート酸
化膜５３と、ゲート酸化膜５３上に形成されたゲート電
極５４と、素子形成領域のゲート電極５４とフィールド
酸化膜５２との間においてシリコン基板５１内に形成さ
れたソース領域（下地導電層）５５と、素子形成領域の
各ゲート電極５４の間においてシリコン基板５１内に形
成されたドレイン領域（下地導電層）５６と、シリコン
基板５１の上方に形成された、ソース領域５５上及びド
レイン領域５６上にそれぞれ孔径が０．２５μｍ以下の
コンタクト孔５７ａを有するシリコン酸化膜５７と、シ
リコン酸化膜５７上に形成された、開孔部５８ａを有す
る多結晶シリコン膜５８とを備えて構成されている。
は、図５に示すように、シリコン基板５１と、シリコン
基板５１に形成された、素子分離領域を画するフィール
ド酸化膜５２と、フィールド酸化膜５２の間の素子形成
領域においてシリコン基板５１上に形成されたゲート酸
化膜５３と、ゲート酸化膜５３上に形成されたゲート電
極５４と、素子形成領域のゲート電極５４とフィールド
酸化膜５２との間においてシリコン基板５１内に形成さ
れたソース領域（下地導電層）５５と、素子形成領域の
各ゲート電極５４の間においてシリコン基板５１内に形
成されたドレイン領域（下地導電層）５６と、シリコン
基板５１の上方に形成された、ソース領域５５上及びド
レイン領域５６上にそれぞれ孔径が０．２５μｍ以下の
コンタクト孔５７ａを有するシリコン酸化膜５７と、シ
リコン酸化膜５７上に形成された、開孔部５８ａを有す
る多結晶シリコン膜５８とを備えて構成されている。
【００４１】ここで、開孔部５８ａは、コンタクト孔５
７ａ上に形成されるとともに、コンタクト孔５７ａと同
一の形状を有する。
７ａ上に形成されるとともに、コンタクト孔５７ａと同
一の形状を有する。
【００４２】このＭＯＳトランジスタの製造方法につい
て説明する。図６は、ＭＯＳトランジスタの製造方法を
工程順に示す概略断面図である。先ず、図６（ａ）に示
すように、シリコン基板５１上に、フィールド酸化膜５
２，ゲート酸化膜５３，ゲート電極５４，ソース領域５
５及びドレイン領域５６を順次形成する。
て説明する。図６は、ＭＯＳトランジスタの製造方法を
工程順に示す概略断面図である。先ず、図６（ａ）に示
すように、シリコン基板５１上に、フィールド酸化膜５
２，ゲート酸化膜５３，ゲート電極５４，ソース領域５
５及びドレイン領域５６を順次形成する。
【００４３】次いで、図６（ｂ）に示すように、ＣＶＤ
法によりシリコン酸化膜５７を膜厚１．０μｍ〜２．５
μｍ程度に形成した後に、ＣＶＤ法によりシリコン酸化
膜５７上に多結晶シリコン膜５８を膜厚０．１μｍ〜
０．３μｍ程度に形成する。
法によりシリコン酸化膜５７を膜厚１．０μｍ〜２．５
μｍ程度に形成した後に、ＣＶＤ法によりシリコン酸化
膜５７上に多結晶シリコン膜５８を膜厚０．１μｍ〜
０．３μｍ程度に形成する。
【００４４】続いて、図６（ｃ）に示すように、多結晶
シリコン膜５８の全面にフォトレジスト５９を塗布形成
した後に、フォトリソグラフィーにより孔径が０．２μ
ｍ以下の開孔部５９ａがフォトレジスト５９に多結晶シ
リコン膜５８の表面に達するように形成される。
シリコン膜５８の全面にフォトレジスト５９を塗布形成
した後に、フォトリソグラフィーにより孔径が０．２μ
ｍ以下の開孔部５９ａがフォトレジスト５９に多結晶シ
リコン膜５８の表面に達するように形成される。
【００４５】次に、図６（ｄ）に示すように、開孔部５
９ａが形成されたフォトレジスト５９をマスクとして、
Ｃｌ2 やＳＦ6 ，ＨＢｒ等をエッチングガスとして用い
て多結晶シリコン膜５８をエッチングし、シリコン酸化
膜５７に達する開孔部５８ａを多結晶シリコン膜５８に
形成する。このとき、開孔部５８ａは、フォトレジスト
５９の開孔部５９ａとほぼ同一形状に形成される。その
後、フォトレジスト５９をアッシング除去する。
９ａが形成されたフォトレジスト５９をマスクとして、
Ｃｌ2 やＳＦ6 ，ＨＢｒ等をエッチングガスとして用い
て多結晶シリコン膜５８をエッチングし、シリコン酸化
膜５７に達する開孔部５８ａを多結晶シリコン膜５８に
形成する。このとき、開孔部５８ａは、フォトレジスト
５９の開孔部５９ａとほぼ同一形状に形成される。その
後、フォトレジスト５９をアッシング除去する。
【００４６】続いて、図６（ｅ）に示すように、多結晶
シリコン膜５８をマスクとして、誘導結合プラズマ（Ｉ
ＣＰ）型エッチング装置を用い、ドライエッチングによ
りシリコン酸化膜５７を選択的にエッチング除去する。
このドライエッチングは、第１の実施の形態の場合と同
じエッチング条件で行われる。これにより、シリコン酸
化膜５７には、フォトレジスト５９に形成した開孔部５
９ａとほぼ同一形状且つぼぼ同一孔径で、ソース領域５
５及びドレイン領域５６に達するコンタクト孔５７ａ
が、多結晶シリコン膜５８の開孔部５８ａの下に形成さ
れる。
シリコン膜５８をマスクとして、誘導結合プラズマ（Ｉ
ＣＰ）型エッチング装置を用い、ドライエッチングによ
りシリコン酸化膜５７を選択的にエッチング除去する。
このドライエッチングは、第１の実施の形態の場合と同
じエッチング条件で行われる。これにより、シリコン酸
化膜５７には、フォトレジスト５９に形成した開孔部５
９ａとほぼ同一形状且つぼぼ同一孔径で、ソース領域５
５及びドレイン領域５６に達するコンタクト孔５７ａ
が、多結晶シリコン膜５８の開孔部５８ａの下に形成さ
れる。
【００４７】その後、各ソース領域５５用の配線及び各
ドレイン領域５６用の配線を、多結晶シリコン膜５８の
開孔部５８ａ及びシリコン酸化膜５７のコンタクト孔５
７ａを埋め込むようにして形成する。このとき、各ソー
ス領域５５用の配線及び各ドレイン領域５６用の配線
を、多結晶シリコン膜５８を除去した後に、シリコン酸
化膜５７のコンタクト孔５７ａを埋め込むように形成し
てもよい。
ドレイン領域５６用の配線を、多結晶シリコン膜５８の
開孔部５８ａ及びシリコン酸化膜５７のコンタクト孔５
７ａを埋め込むようにして形成する。このとき、各ソー
ス領域５５用の配線及び各ドレイン領域５６用の配線
を、多結晶シリコン膜５８を除去した後に、シリコン酸
化膜５７のコンタクト孔５７ａを埋め込むように形成し
てもよい。
【００４８】なお、第１及び第２の実施の形態において
は、シリコン酸化膜のドライエッチングに誘導結合プラ
ズマ（ＩＣＰ）型エッチング装置を用いたが、本発明は
これに限定されることなく、例えばこのＩＣＰ型エッチ
ング装置の代わりに、ＥＣＲ（Electron Cyclotron Res
onance）型エッチング装置やヘリコン波プラズマ型エッ
チング装置を用いてもよい。
は、シリコン酸化膜のドライエッチングに誘導結合プラ
ズマ（ＩＣＰ）型エッチング装置を用いたが、本発明は
これに限定されることなく、例えばこのＩＣＰ型エッチ
ング装置の代わりに、ＥＣＲ（Electron Cyclotron Res
onance）型エッチング装置やヘリコン波プラズマ型エッ
チング装置を用いてもよい。
【００４９】
【発明の効果】本発明によれば、多結晶シリコン膜とシ
リコン酸化膜とのエッチング選択比をフォトレジストと
シリコン酸化膜とのエッチング選択比よりも大きくする
ことができるために、シリコン酸化膜のエッチングマス
クとなる多結晶シリコン膜の膜厚を薄膜化できるので、
マイクロローディング効果に寄与する実効的な厚さ（シ
リコン酸化膜の膜厚＋多結晶シリコン膜の膜厚）を下げ
ることができる。これにより、エッチングレートの低下
を防止することが可能になる。
リコン酸化膜とのエッチング選択比をフォトレジストと
シリコン酸化膜とのエッチング選択比よりも大きくする
ことができるために、シリコン酸化膜のエッチングマス
クとなる多結晶シリコン膜の膜厚を薄膜化できるので、
マイクロローディング効果に寄与する実効的な厚さ（シ
リコン酸化膜の膜厚＋多結晶シリコン膜の膜厚）を下げ
ることができる。これにより、エッチングレートの低下
を防止することが可能になる。
【００５０】また、本発明によれば、ＩＣＰなどのフォ
トレジストとシリコン酸化膜との選択比が小さいエッチ
ングを行う場合であっても、エッチング中に多結晶シリ
コン膜が消耗することによって寸法変換差が生じること
がほとんどなくなる。
トレジストとシリコン酸化膜との選択比が小さいエッチ
ングを行う場合であっても、エッチング中に多結晶シリ
コン膜が消耗することによって寸法変換差が生じること
がほとんどなくなる。
【図１】本発明の第１の実施の形態に係る半導体装置を
示す概略断面図である。
示す概略断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図３】第１の実施の形態において、マイクロローディ
ング効果による影響を、従来例と比較して示す特性図で
ある。
ング効果による影響を、従来例と比較して示す特性図で
ある。
【図４】第１の実施の形態において、ＩＣＰによるエッ
チング前後の寸法変化を、従来例と比較して示す特性図
である。
チング前後の寸法変化を、従来例と比較して示す特性図
である。
【図５】本発明の第２の実施の形態に係る半導体装置を
示す概略断面図である。
示す概略断面図である。
【図６】第２の実施の形態に係る半導体装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
１，５１ シリコン基板 ２ 配線層 ３，５７ シリコン酸化膜 ３ａ，５７ａ コンタクト孔 ４ 第１の多結晶シリコン膜 ４ａ 開孔部 ５ 第２の多結晶シリコン膜 ６，５９ フォトレジスト ６ａ，５９ａ 開孔部 ５８ 多結晶シリコン膜 ５８ａ 開孔部
Claims (16)
- 【請求項１】 開孔部を有する多結晶シリコン膜をマス
クとして、前記多結晶シリコン膜の下部に形成されたシ
リコン酸化膜をエッチングして当該シリコン酸化膜にコ
ンタクト孔を形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】 シリコン酸化膜上に多結晶シリコン膜を
形成する工程と、 前記多結晶シリコン膜上にフォトレジストをパターン形
成する工程と、 前記フォトレジストをマスクとしたエッチングにより、
前記多結晶シリコン膜に開孔部を形成する工程と、 前記フォトレジストを除去する工程と、 前記開孔部を有する前記多結晶シリコン膜をマスクとし
たエッチングにより、前記シリコン酸化膜にコンタクト
孔を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 下地導電層を形成し、当該下地導電層上
に前記シリコン酸化膜を形成する工程と、 前記シリコン酸化膜にコンタクト孔を形成した後、前記
コンタクト孔を充填して前記下地導電膜と電気的に接続
される他の多結晶シリコン膜を前記多結晶シリコン膜上
に形成する工程とを有することを特徴とする請求項２に
記載の半導体装置の製造方法。 - 【請求項４】 下地導電層を形成する工程と、 当該下地導電層上に前記シリコン酸化膜を形成し、前記
シリコン酸化膜に前記コンタクト孔を形成した後、前記
多結晶シリコン膜を除去する工程と、 前記コンタクト孔を充填して前記下地導電膜と電気的に
接続される他の多結晶シリコン膜を前記シリコン酸化膜
上に形成する工程とを有することを特徴とする請求項２
に記載の半導体装置の製造方法。 - 【請求項５】 前記シリコン酸化膜をエッチングするた
めに誘導結合プラズマ型エッチング装置、ＥＣＲ型エッ
チング装置、又はヘリコン波プラズマ型エッチング装置
を用いることを特徴とする請求項２〜４のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項６】 前記コンタクト孔のアスペクト比を３以
上とすることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項７】 半導体基板上にゲート電極を形成する工
程と、 前記半導体基板内にソース領域及びドレイン領域を形成
する工程と、 前記ゲート電極、前記ソース領域及び前記ドレイン領域
が形成された前記半導体基板の全面に前記シリコン酸化
膜を形成する工程と、 前記シリコン酸化膜の上に多結晶シリコン膜を形成する
工程と、 前記多結晶シリコン膜の上にフォトレジストをパターン
形成する工程と、 前記フォトレジストをマスクとしたエッチングにより、
前記多結晶シリコン膜に開孔部を形成する工程と、 前記フォトレジストを除去する工程と、 前記開孔部が形成された前記多結晶シリコン膜をマスク
としたエッチングにより、前記シリコン酸化膜に前記ソ
ース領域の配線用及び前記ドレイン領域の配線用のコン
タクト孔を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項８】 前記コンタクト孔を形成する工程におい
て、誘導結合プラズマ型エッチング装置、ＥＣＲ型エッ
チング装置、又はヘリコン波プラズマ型エッチング装置
を用いて前記シリコン酸化膜をエッチングすることを特
徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記コンタクト孔のアスペクト比を３以
上とすることを特徴とする請求項７又は８に記載の半導
体装置の製造方法。 - 【請求項１０】 コンタクト孔を有するシリコン酸化膜
と、 前記シリコン酸化膜上に形成された多結晶シリコン膜で
あって、前記コンタクト孔上に形成された、前記コンタ
クト孔と同一形状の開孔部を有する多結晶シリコン膜と
を備えたことを特徴とする半導体装置。 - 【請求項１１】 前記多結晶シリコン膜の膜厚が、０．
０５μｍ〜０．３μｍであることを特徴とする請求項１
０に記載の半導体装置。 - 【請求項１２】 下地導電層と、 前記下地導電層上に形成されたコンタクト孔を有するシ
リコン酸化膜と、 前記シリコン酸化膜上に形成された多結晶シリコン膜で
あって、前記コンタクト孔上に形成された、前記コンタ
クト孔と同一形状の開孔部を有する多結晶シリコン膜
と、 前記多結晶シリコン膜上、前記開孔部内及び前記コンタ
クト孔内に形成された他の多結晶シリコン膜とを有する
ことを特徴とする半導体装置。 - 【請求項１３】 前記多結晶シリコン膜及び前記他の多
結晶シリコン膜が配線層を構成することを特徴とする請
求項１２に記載の半導体装置。 - 【請求項１４】 前記多結晶シリコン膜の膜厚が、０．
０５μｍ〜０．３μｍであることを特徴とする請求項１
２に記載の半導体装置。 - 【請求項１５】 半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板内に形成されたソース領域及びドレイン
領域と、 前記ゲート電極、前記ソース領域及び前記ドレイン領域
が形成された前記半導体基板の全面に形成されたシリコ
ン酸化膜であって、前記コンタクト孔が前記ソース領域
及び前記ドレイン領域の配線に用いられるシリコン酸化
膜と、 前記シリコン酸化膜上に形成された多結晶シリコン膜で
あって、前記コンタクト孔上に形成された、前記コンタ
クト孔と同一形状の開孔部を有する多結晶シリコン膜と
を有することを特徴とする半導体装置。 - 【請求項１６】 前記多結晶シリコン膜の膜厚が、０．
０５μｍ〜０．３μｍであることを特徴とする請求項１
５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15326196A JPH0950987A (ja) | 1995-05-26 | 1996-05-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15245495 | 1995-05-26 | ||
| JP7-152454 | 1995-05-26 | ||
| JP15326196A JPH0950987A (ja) | 1995-05-26 | 1996-05-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950987A true JPH0950987A (ja) | 1997-02-18 |
Family
ID=26481373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15326196A Pending JPH0950987A (ja) | 1995-05-26 | 1996-05-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
-
1996
- 1996-05-24 JP JP15326196A patent/JPH0950987A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
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