JP2003516638A - 全体的パターン密度効果を削減するための高度なゲート・レベル形成方法 - Google Patents

全体的パターン密度効果を削減するための高度なゲート・レベル形成方法

Info

Publication number
JP2003516638A
JP2003516638A JP2001543782A JP2001543782A JP2003516638A JP 2003516638 A JP2003516638 A JP 2003516638A JP 2001543782 A JP2001543782 A JP 2001543782A JP 2001543782 A JP2001543782 A JP 2001543782A JP 2003516638 A JP2003516638 A JP 2003516638A
Authority
JP
Japan
Prior art keywords
pattern
region
gate
pattern density
layout
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001543782A
Other languages
English (en)
Inventor
カルビン、ティー．ガブリエル
タミー、ディー．ツェン
サブハス、ボスラ
ハーラン、エル．サー、ジュニア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2003516638A publication Critical patent/JP2003516638A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ゲート層をダミー・パターンで形成することにより目標パターン密度を得る方法を提供する。 【解決手段】 半導体基板３００上に、ゲート層上のゲート領域を規定するゲート・レイアウト３０４と活性拡散領域を規定する拡散レイアウト３０２を設け、ゲート・レイアウトのパターン密度を決定する。ゲート領域と拡散領域とに占められない領域を決定する。各々が複数のダミー・パターンを有する複数の予め規定されたパターンのパターン密度範囲を規定する。複数のパターンから、前記目標パターン密度を得るためのパターンを選択する。ゲート領域と拡散領域とに占められない領域に選択したパターンのダミー・パターンを配してゲート層を形成し、ゲート・レイアウトのパターン密度と結合してゲート層内に目標パターン密度を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に半導体基板上にゲート層を形成する
方法に関する。
【０００２】
【従来の技術】
半導体集積回路の製造において、ダミーパターンを拡散マスクや金属マスクに
用いて、化学機械研磨（ＣＭＰ）によるディシング効果やデバイス間のパターン
密度の違いを低減する方法が用いられている。例えば、従来の浅いトレンチによ
る分離処理では、Ｎ＋及びＰ＋拡散領域が酸化物を埋め込んだトレンチにより分
離される。浅いトレンチを形成するには、まずシリコン・トレンチ・パターンを
エッチングしてシリコン・トレンチとし、続いて厚い酸化物層を埋め込む。ＣＭ
Ｐ、レジスト・エッチバック、酸化物エッチバック等により酸化物層を平坦化す
る。ここで、研磨レート、エッチレートがパターン密度の関数となり、それは拡
散パターンの占める領域の割合で決まる。
【０００３】 ウエハ又は半導体基板上の酸化物を均等に除去するには、理想的にはパターン
密度は全領域上で均一であることが必要である。このような均一なパターン密度
を達成するのに、ダミー拡散パターンにより半導体基板上の”余白”であるフィ
ールドを埋め込むことがよく行われる。ダミー拡散パターンを余白に埋め込むと
、半導体基板上の回路領域（例えば、濃厚な拡散パターン）とフィールド領域が
比較的同様なパターン密度となる。ここで、ダミー・パターン（パターン拡散領
域）は活性な半導体デバイスを形成するものではなく、均一な拡散パターン密度
を得るのに用いるものである。
【０００４】 ダミー・パターンは例えば米国特許５，９２３，９４７（Method for Achievi
ng Low Capacitance Diffusion Pattern Filling）や米国特許５，８５４，１２
５（Dummy Fill Patterns to Improve Interconnect Planarity)に開示されてお
り、その開示内容をここに引用するものである。
【０００５】
【発明が解決しようとする課題】
従来、ダミー・パターンは半導体基板上の空いているスペースに適用され、元
の回路設計密度に係わらず約５０％の全体的なパターン密度を達成する。これは
拡散及び金属マスクには適するが、最終的に得られる信号出力とポリシリコン：
酸化物エッチ・レートの選択比の点において、ゲート・マスクにはあまり適さな
い。
【０００６】 図１Ａはエッチング時間の関数としての５２０ｎｍのポリシリコン・エッチン
グ・プラズマからの発光強度を示している。図では、ポリシリコン・パターン密
度に応じた平坦化ウエハの末端から検出される信号出力の変化を示している。特
に、まばらにパターン化されたポリシリコン層１０２と密にパターン化されたポ
リシリコン層１０４とでは末端から得られる信号出力が異なる。
【０００７】 これに対して、図１Ｂは、レジストに覆われたポリシリコン表面の割合である
デジタル化の割合の変化としてのポリシリコン：酸化物選択比１１０の変化を示
している。レジストが多くなるほどパターンの選択比は下がる。図から分かるよ
うに、デジタル化の割合が０から５０％へ増えるとポリシリコン：酸化物選択比
が低下する。
【０００８】 従来のゲート・マスクにおけるこのようなパターンの問題にも係わらず、ポリ
ライン幅やクリティカル・ディメンジョン（ＣＤ）、電気的ＣＤ、有効チャネル
幅Ｌｅｆｆ等の変化が小さくなるため、ダミー・パターンはゲート・マスクによ
く用いられる。これらの変化は通常デバイス間の全ｎチャネル・トランジスタの
電気的ＣＤ１１２と有効チャネル幅１１４とのゲート・パターン密度変化を示体
的なパターン密度変化に起因するもので、例えば、図１Ｃは、している。この図
において、パターン密度の範囲は従来の半導体製造プロセスにおける典型的な設
計パラメータを含む範囲である。図に示すように、ｎチャネル・トランジスタの
電気的ＣＤ及び有効チャネル幅Ｌｅｆｆは実質的にゲート層での全体的なパター
ン密度に依存する。全体的なパターン密度に対する変化は電気的ＣＤ、有効チャ
ネル幅Ｌｅｆｆは各々２５％、１０％である。そのような変化は、半導体製造プ
ロセス、特にサブミクロンのプロセスにおいては望ましくないことは当業者にと
っては明らかである。
【０００９】 ＣＤとポリシリコン・ラインの選択比を精密に制御することは、それらがトラ
ンジスタの電気的特性に影響を及ぼすことからして、半導体製造プロセスにおい
て非常に重要なことである。特に、特定用途向けＩＣ（ＡＳＩＣ）においては、
ＡＳＩＣがトランジスタ密度及びレイアウトが大きく変わるので、これらのパラ
メータを精密に制御することが必要となる。
【００１０】 従って、所定のパターン密度を得て、ＣＤ変化を削減し、末端信号出力及びポ
リシリコン：酸化物選択比の低下を押さえるゲート層の製造プロセスが要求され
る。
【００１１】 この発明は、上記事情を考慮してなされたもので、ダミーパターンを用いて高
度にポリシリコン・ゲート層を形成して所定の目標パターン密度を得る方法を提
供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係るゲート層をダミー・パターンで形成することにより目標パター
ン密度を得る方法は、半導体基板上に、前記ゲート層上のゲート領域を規定する
ゲート・レイアウトと活性拡散領域を規定する拡散レイアウトを設け、前記半導
体基板上の前記ゲート・レイアウトのパターン密度を決定し、前記ゲート領域と
前記拡散領域とに占められない領域を決定し、各々が複数のダミー・パターンを
有する複数の予め規定されたパターンのパターン密度範囲を規定し、前記複数の
パターンから、前記目標パターン密度を得るためのパターンを選択し、前記ゲー
ト領域と前記拡散領域とに占められない領域に前記選択したパターンのダミー・
パターンを配して前記ゲート層を形成し、前記ゲート・レイアウトのパターン密
度と結合して前記ゲート層内に前記目標パターン密度を得ることを特徴とする。
【００１３】 さらに、この発明に係るゲート層内のダミー・パターンを検出して目標パター
ン密度を得る方法は、半導体基板上に、ゲート領域を規定するゲート・レイアウ
トと拡散領域を規定する拡散レイアウトを設け、前記半導体基板上の前記ゲート
・レイアウトのパターン密度を決定し、前記ゲート領域と前記拡散領域との結合
領域を形成し、前記結合領域の逆数をとって、前記ゲート領域と前記拡散領域と
に占められない領域を検出して、各々が複数のダミー・パターンを有する複数の
予め規定されたパターンのパターン密度範囲を規定し、前記複数のパターンから
反復的に、ある予め規定されたパターンを選択して前記目標パターン密度を得、
前記検出された前記ゲート領域と前記拡散領域とにより占められない領域内に前
記選択された予め規定されたパターンの前記ダミー・パターンを配し、前記配さ
れたダミー・パターンは前記ゲート領域と結合して前記ゲート層内に前記目標パ
ターン密度を得ることを特徴とする。
【００１４】 さらに、この発明に係る半導体基板上にダミー・パターンを規定する拡散パタ
ーンからゲート層を形成することにより目標パターン密度を得る方法は、 前記
半導体基板上に、ゲート領域を規定するゲート・レイアウトを用意し、前記ダミ
ー・パターン領域と前記ゲート領域を結合して結合領域を形成し、前記結合領域
のパターン密度を決定し、前記決定されたパターン密度に応じて前記拡散パター
ンのサイズを変更して前記目標パターン密度を得、前記サイズを変更した拡散パ
ターンを形成して、前記ゲート領域と結合して前記ゲート層内に前記目標パター
ン密度を得て、全体的なパターン密度効果を実質的に下げることを特徴とする目
標パターン密度を得ることを特徴とする。
【００１５】 この発明によれば、ゲート層を形成して全体的におなじパターン密度を得るこ
とができる。目標パターン密度を設定することによりクリティカル・ディメンジ
ョンにおける変動を削減することができる。さらには、目標パターン密度にゲー
ト層を形成することにより、増加するゲート酸化物への悪影響に対し、末端信号
出力、ポリシリコン：酸化物エッチング選択比、マイクロ・トレンチングの品質
低下を押さえることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施形態のダミーパターンを用いてポリシ
リコン・ゲート層を形成して所定の目標パターン密度を得る方法を説明する。
【００１７】 以下に説明するのはこの発明の好ましい実施形態であるが、この発明がそれら
実施形態に限定されるものではないことはわかるであろう。この発明において、
代替、変形、または均等物はこの発明の精神または特許請求の範囲にもとること
なく遂行できるものである。更に、以下にこの発明を理解するために発明の実施
形態を詳細に説明するが、当業者にとってはこれらの詳細な説明が無くともこの
発明を遂行できるものであることは明らかである。さらには、この発明の様々な
観点を明瞭にするために、従来より知られている回路、システム、方法等はその
詳細な説明を省略する。
【００１８】 この発明は、ダミーパターンを用いて層を形成して所定のパターン密度を得る
方法を提供する。層を形成するのに用いられる材料にはポリシリコン、アモルフ
ァス・シリコン、シリサイド、金属等が含まれる。以下に示す実施形態ではポリ
シリコン・ゲート層を対象とするが、本発明は他の層、例えば、拡散層、金属層
にも適用されることは明らかである。
【００１９】 図２に示すのは、この発明の実施形態の一つとして、ダミーパターンを用いて
ポリシリコン・ゲート層を形成して目標パターン密度を得る方法を示すフローチ
ャートである。半導体ウエハ又は基板上に形成されるポリシリコン・ゲート層の
目標パターン密度は所望の密度に設定できる。本発明を通じて、目標パターン密
度は所定の密度もしくは所定の密度範囲に含まれる。まず、ステップ２０２で、
各マスクを形成するのに用いられるポリシリコン・ゲート・レイアウトと拡散レ
イアウトが用意される。ポリシリコン・ゲート・レイアウトによりポリシリコン
・ゲート領域が規定される。そして、拡散レイアウトにより活性拡散領域が規定
される。次に、ステップ２０４で、例えば、ポリシリコン・レイアウト全体領域
面積でポリシリコン・ゲート領域面積を割って、ポリシリコン・ゲート・レイア
ウトのパターン密度を決定する。
【００２０】 ポリシリコン・ゲート・レイアウトのパターン密度が決定すると、ステップ２
０６で、ポリシリコン・ゲート領域及び拡散領域が占めない又はカバーしない領
域を決定する。例えば、まず、ポリシリコン・ゲート領域及び拡散領域を結合し
、その逆数を取ることにより両領域が占めない領域を決定する。さらには、所定
量両領域が占めない領域を縮小してバッファゾーンを設けてもよい。このバッフ
ァゾーンにより、両領域が占めない領域に後のプロセズで形成されるパターンが
これらポリシリコン・ゲート領域及び拡散領域と接触しないようにすることがで
きる。
【００２１】 両領域が占めない領域が規定されると、ステップ２０８で、予め規定された複
数パターンのセットに対してパターン密度範囲が与えられる。予め規定された複
数のパターンの各々は複数のダミー・パターンを有し、そして、例えば５％から
５０％の範囲のパターン密度に適合するものである。これらの予め規定された複
数のパターン・セットはコンピュータのメモリ・テーブルに記憶させてもよい。
【００２２】 ステップ２１０で、事前に規定されたパターンを一度に一つずつ呼び出し、こ
れを目標パターン密度が得られるまで繰り返す。このステップで、予め規定され
たパターンがバッファゾーン外領域に設定され、このパターンとポリシリコン・
レイアウトの結合による全パターン密度が決定される。これにより、ポリシリコ
ン・ゲート層のための目標パターン密度を得る可能性が最も高い予め規定された
複数のパターンの一つが選択される。この選択されたパターンとポリシリコン・
ゲート領域が結合することにより目標パターン密度が得られる。ステップ２１２
で、ポリシリコン・ゲート領域及び拡散領域には占められない領域に選択された
パターンの基にダミーパターンが形成されてポリシリコン・ゲート層が形成され
る。ポリシリコン・ゲート層における所定の目標パターン密度により、クリティ
カル・ディメンジョン（例えば、幅、ポリシリコン・ライン又はゲートのプロフ
ァイル）とポリシリコン：酸化物エッチング選択比を精密に制御することができ
る。
【００２３】 図３Ａ乃至３Ｅに、本発明の実施形態の一つによる、ダミー・パターンでポリ
シリコン・ゲート層を形成して所望の目的パターン密度を得る方法を説明するた
めの半導体ウエハ（例えば基板）の一部分３００の上面図を示す。半導体ウエハ
部分３００上には、各々多数のトランジスタを有する所定数の集積回路チップ（
ＩＣ）が搭載されるものである。
【００２４】 ウエハ部分３００により本実施形態に用いられるレイアウトの領域全体が規定さ
れる。ここで領域とは層内の空間又は部位を示す。
【００２５】 図３Ａに、本発明の実施形態の一つによるウエハ部分３００上の拡散レイアウ
ト３０２とポリシリコン・ゲート・レイアウト３０４の上面図を示す。拡散レイ
アウト３０２は拡散レイアウト領域３０２Ａ、３０２Ｂを含み、拡散層を規定す
る。一方、ポリシリコン・ゲート・レイアウト３０４はポリシリコン・ゲート領
域３０４Ａ、３０４Ｂを含み、ポリシリコン・ゲート層を規定する。ポリシリコ
ン・ゲート・レイアウト３０４のパターン密度は、例えば、ウエハ部分３００の
総面積でポリシリコン・ゲート領域３０４Ａ、３０４Ｂの面積を割ることにより
得られる。実施形態の一つによれば、ポリシリコン・ゲート・レイアウトのパタ
ーン密度が２０％より上であればポリシリコンの埋め込みは行わなくてもよい。
ポリシリコン・ゲート・レイアウト３０４の元のパターン密度が２０％を下回る
場合のみ新たなポリシリコン・ゲート・レイアウトが必要となる。
【００２６】 拡散レイアウト３０２とポリシリコン・ゲート・レイアウト３０４を基に拡散
レイアウト領域３０２Ａ、３０２Ｂとポリシリコン・ゲート領域３０４Ａ、３０
４Ｂが占める総領域面積が計算される。例えば、拡散レイアウト３０２とポリシ
リコン・ゲート・レイアウト３０４との論理和を取ることにより拡散レイアウト
領域３０２Ａ、３０２Ｂとポリシリコン・ゲート領域３０４Ａ、３０４Ｂが占め
る総領域面積が計算される。
【００２７】 図３Ｂに、本発明の実施形態の一つによる拡散、ポリシリコン・ゲート領域３
０２Ａ、３０２Ｂ、３０４Ａ、３０４Ｂが結合された結合領域３０６Ａ、３０６
Ｂを示す。拡散、ポリシリコン・ゲート領域３０２Ａ、３０２Ｂ、３０４Ａ、３
０４Ｂを結合することにより多層レイアウトが可能になる。特に、結合領域３０
６Ａ、３０６Ｂが決定されることによりパターンが形成されない領域が規定され
る。
【００２８】 次のパターンが形成される領域を規定するには、図３Ｃに示すように、逆に、
結合領域３０６Ａ、３０６Ｂによっては占められない逆領域３０８を規定する。
この逆領域３０８は、例えば、結合領域３０６Ａ、３０６Ｂの逆領域を計算する
ことにより得られる。逆領域３０８を規定することにより、結合領域３０６Ａ、
３０６Ｂ以外のみに形成されるパターン領域が確保される。
【００２９】 本発明の実施形態の一つによれば、逆領域３０８は所定量３１２Ａ、３１２Ｂ
分だけ縮小してバッファ領域３１０を設けることができる。図３Ｄに示すように
、バッファ領域３１０は領域３１０Ａ、３１０Ｂを有し、これらの領域により結
合領域３０６Ａ、３０６Ｂが拡大される。結合領域３０６Ａ、３０６Ｂ上にパタ
ンーンが形成されないようにバッファ領域３１０の面積が決められる。バッファ
領域３１０Ａ、３１０Ｂの面積が所定量３１２Ａ、３１２Ｂの関数となり、好ま
しくは、バッファ領域３１０Ａ、３１０Ｂはすべての方向に同じ面積を有する。
所定量３１２Ａ、３１２Ｂは０．２μｍ乃至５０μｍ、好ましくは、０．５μｍ
乃至１０μｍの範囲で、最も好ましいのは１μｍである。
【００３０】 図２のフローチャートにおけるステップ２０８での予め規定されたパターン・
セットは適合するパターン密度を有する複数のパターンを生成するステップを含
む。本発明の実施形態の一つによれば、複数のパターンは好ましくは５％乃至５
０％のパターン密度範囲を有する。他の望ましいパターン密度範囲でもよい。各
予め規定されたパターンは所望密度を達成する多数の予め設計されたダミーパタ
ーンを含む。好ましくは、望ましいパターン密度を達成するために１％、２％、
５％、１０％、１５％のように密度が増すようにパターンを生成する。例えば、
１％、２％のように密度の増分が小さい場合高精度で密度の高いパターンを形成
できる。これに対し、１０％のように密度の増分が大きい場合精度の荒いパター
ンが形成される。勿論、望ましいパターン密度を達成するのにいかなる数の予め
規定されたパターンを用意してもよい。
【００３１】 下記の表１は、予め規定されたパターンＦ１乃至Ｆ１０と対応するパターン密
度（ＰＤ）を示す。
【００３２】 表１ Ｆｉ Ｆ1 Ｆ2 Ｆ3 Ｆ4 Ｆ５ Ｆ6 Ｆ7 Ｆ8 Ｆ9 Ｆ10 ＰＤ 5％ 10％ 15％ 20％ 25％ 30％ 35％ 40％ 45％ 50％ 表１に見られるように、Ｆ１乃至Ｆ１０のパターンＦｉは５％ずつ増えるパター
ン密度を有している。パターンＦｉは正方形、長方形、直交、Ｔ型、Ｌ型等の適
切な形状を有し、望ましい密度を達成するものである。パターン設計には多くの
手法があり、例えば、米国特許５，８５４，１２５（Dummy Fill Patterns to I
mprove Interconnect Planarity）に開示されている手法でもよく、その開示内
容をここに引用するものである。
【００３３】 例えば、これら予め規定されたパターンは、所定の全体的なパターン密度を達
成するためにライン幅デザイン・ルールに従ったライン間隔を有するようにして
もよい。単純なポリシリコンライン/間隔パターンでは、ライン間隔Ｓはライン
幅Ｌのデザイン・ルールにより、Ｓ＝[Ｌ（１−Ｆｉ）]/Ｆｉにより求めてもよ
い。例えばＬが０．１５μｍであれば、ライン間隔ＳはパターンＦ1では２．８
５μｍ、パターンＦ２では１．３５μｍ、パターンＦ３では０．８５μｍとなる
。
【００３４】 図２のステップ２１０で示したように、ポリシリコン・ゲ−ト・レイアウトに
対し所望のパターン密度が得られるまで、予め規定されたパターンが一度に一つ
ずつ呼び出される。本発明の実施形態の一つによれば、パターンＦ１からパター
ンＦＮまで順に呼び出して最適なパターンを得る。例えば、面積が縮小された逆
領域３１４とパターンＦｉの論理積を取って結合して重なり又は交差領域Ｇｉを
形成する。そして、重なり領域Ｇｉと元のポリシリコン・ゲート領域３０４Ａ、
３０４Ｂの論理和を取り結合して結合領域Ｘｉを形成する。もし、結合領域Ｘｉ
が目標パターン密度又は目標パターン密度範囲に入らなければ、次のパターンを
呼び出し、指標変数ｉだけ増加させてＧｉ、Ｘｉを計算する。
【００３５】 一方、結合領域Ｘｉが目標パターン密度を有し又は目標パターン密度範囲に入
る場合はパターンＦｉを選択する。選択されたパターンＦｉによりダミー・パタ
ーンにより形成されるゲート層３１６が規定されて、元のポリシリコン・ゲート
領域と結合されて目標パターン密度を達成する。選択されたパターンＦｉは、図
３Ｅに示すように、元のポリシリコン・ゲート領域と結合されて所望の目標パタ
ーン密度を有する新たなポリシリコン・ゲート・レイアウトを生成する。
【００３６】 図４に、本発明の他の実施形態による、ダミー・パターンによりポリシリコン
・ゲート層を形成して、存在する拡散パターンから目標パターン密度を達成する
方法のためのフローチャートを示す。まず、ステップ４０２で、すでに存在する
拡散パターンとポリシリコン・ゲート・レイアウトを用意する。存在する拡散パ
ターンがウエハ又は基板上のダミーパターン領域を規定し、ポリシリコン・ゲー
ト・レイアウトがポリシリコン・ゲート領域を規定する。ステップ４０４で、ダ
ミーパターン領域とポリシリコン・ゲート領域が結合して結合領域を形成する。
例えば、拡散パターンとポリシリコン・マスクの論理和を取って結合してもよい
。そして、ステップ４０６で結合領域のパターン密度が決定する。例えば、結合
したダミーパターン領域とポリシリコン・ゲート領域面積をレイアウト全領域面
積で割ってパターン密度を求めてもよい。
【００３７】 ステップ４０８で、決定したパターン密度に応じて拡散パターン・サイズを変
更してもよい。即ち、拡散パターンのパターン領域のサイズを変更してサイズ変
更パターン領域を発生し、所望の目標パターン密度を得る。次に、ステップ４１
０でサイズを変えたダミー・パターン領域を形成して、元のポリシリコン・ゲー
ト領域と結合して、ポリシリコン・ゲート層内に目標パターン密度領域を得る。
ポリシリコン・ゲート層内の目標パターン密度領域によりクリティカル・ディメ
ンジョン（例えば、幅、ポリシリコン・ライン、ゲートのプロフィル）とエッチ
ング選択比を精密に制御できる。
【００３８】 図５Ａ乃至５Ｃに、本発明の実施形態による、既に存在する拡散パターンから
ポリシリコン・ゲート層を形成して目標パターン密度を得る方法を説明するため
の半導体ウエハ（例えば基板）の一部分５００の上面図を示す。半導体ウエハ部
分５００上には、各々多数のトランジスタを有する所定数の集積回路チップ（Ｉ
Ｃ）が搭載されるものである。ウエハ部分５００により本実施形態に用いられる
レイアウトの領域全体が規定される。
【００３９】 図５Ａに、ウエハ部分５００上の複数の拡散パターン５０２を含む拡散パター
ンの平面図を示す。ポリシリコン・ゲート・レイアウト５０４と拡散レイアウト
５０６がウエハ部分５００上に設けられる。ポリシリコン・ゲート・レイアウト
５０４はポリシリコン・ゲート領域５０４Ａ、５０４Ｂを含み、ポリシリコン・
ゲート層を規定する。拡散レイアウト５０６は拡散レイアウト領域５０６Ａ、５
０６Ｂを含み、拡散層を規定する。ポリシリコン・ゲート領域５０４Ａ、５０４
Ｂと拡散レイアウト領域５０６Ａ、５０６Ｂとによりトランジスタを形成しても
よい。
【００４０】 図５Ｂに示すように、ポリシリコン・ゲート領域５０４Ａ、５０４Ｂと拡散パ
ターン５０２が結合して結合領域５０８が形成される。本実施形態の一つによれ
ば、拡散パターン５０２とポリシリコン・ゲート領域５０４Ａ、５０４Ｂとの論
理和が取られて結合領域５０８が形成される。次に、例えば、結合領域５０８を
ウエハ部分５００の全レイアウト領域で割って結合領域５０８のパターン密度を
得る。
【００４１】 本実施形態の一つによれば、結合領域５０８のパターン密度が適切な目標パタ
ーン密度範囲（例えば、２０％乃至３０％）であれば、結合領域５０８を最終的
なポリシリコン・レイアウトとして用いられる。これに対し、パターン密度が目
標パターン密度より大きい場合は、拡散パターン５０２により規定される拡散レ
イアウトを縮小する。拡散レイアウトを縮小することにより、望ましい目標密度
を得るためのダミー・パターンを有する縮小された拡散パターンを得る。例えば
、形成すべきパターン領域が元のパターン領域より小さい場合は元のパターン領
域を縮小する。一方、形成すべきパターン領域が元のパターン領域より大きい場
合は元のパターン領域を拡大して所望の目標密度を得ることができる。
【００４２】 図５Ｃに示すのは、この発明の実施形態の一つによる、ウエハ部分５００上の
サイズが変えられたパターン領域５１０の上面図である。図に示すように、元の
パターン領域５０２が縮小されて、目標パターン密度を得るための新たなパター
ン５１０が形成される。この新たなパターン５１０と元のポリシリコン・ゲート
領域５０４Ａ、５０４Ｂが結合されて目標パターン密度を有する最終的なポリシ
リコン・レイアウトが得られる。
【００４３】 この発明の各実施形態のダミー・パターンはウエハ部分３００，５００上のい
かなる活性デバイス領域と電気的に接触するものではない。全体的なパターン密
度の観点から見てパターン設計はそれほど厳密でなくでもよい。しかし、好まし
くは、デザイン・ルールに沿ったラインと幅を有し且つ不要な現象を生じさせな
いようにパターンを設計する。例えば、パターンはライン間隔を変えてデザイン
・ルールに沿ったライン幅として所望の全体的なパターン密度を得る。
【００４４】
【発明の効果】
以上述べたようにこの発明によれば、ダミー・パターンによりゲート層を形成
するので所望の目標パターン密度が達成できる。上記各実施形態ではポリシリコ
ン・ゲート層について説明したが、他の拡散及び金属層やその他の、例えば、ポ
リシリコン、アモルファス・シリコン、シリサイド、金属等の材料による層にも
適用できるものである。このような目標パターン密度を設定することによりクリ
ティカル・ディメンジョンにおける変動を削減することができる。さらには、こ
の発明のゲート・レイアウトにより得られる末端信号出力やポリシリコン：酸化
物エッチング選択比の低下を押さえることができる。
【００４５】 もし、得られる最高パターン密度が３０％の場合、すべての設計値を３０％上
げればよい。もし、３０％のパターン密度で適切な末端信号出力とポリシリコン
：酸化物エッチング選択比が得られれば、これは他のＩＣ設計にも用いることが
できる。また、例えば２０％という低い目標パターン密度も得られる。この場合
、この低目標パターン密度よりも低いデバイス部分のみに本発明の形成方法適用
して２０％の目標パターン密度とする。これにより、低パターン密度のＣＤの変
動を押さえ、また末端信号出力とポリシリコン：酸化物エッチング選択比への影
響も削減できる。
【００４６】 以上、この発明の好ましい実施形態について説明したが、この発明がそれら実
施形態に限定されるものではないことはわかるであろう。この発明において、代
替、変形、または均等物はこの発明の精神または特許請求の範囲にもとることな
く遂行できるものである。
【図面の簡単な説明】
【図１Ａ】 エッチング時間の関数としての、ポリシリコン・エッチング・プラズマからの
５２０ｎｍにおける発光強度を示すグラフである。
【図１Ｂ】 レジストに覆われたポリシリコン表面の割合であるデジタル化の割合の変化と
してのポリシリコン：酸化物選択比を示すグラフである。
【図１Ｃ】 ｎチャネル・トランジスタの電気的クリティカル・ディメンジョンと有効チャ
ネル幅とのゲート・パターン密度変化の効果を示すグラフである。
【図２】 この発明の実施形態の一つとして、ダミーパターンを用いてポリシリコン・ゲ
ート層を形成して目標パターン密度を得る方法を示すフローチャートである。
【図３Ａ】 本発明の実施形態の一つによる、ダミー・パターンでポリシリコン・ゲート層
を形成して所望の目的パターン密度を得る方法を説明するための半導体ウエハの
一部分３００の上面図である。
【図３Ｂ】 本発明の実施形態の一つによる、ダミー・パターンでポリシリコン・ゲート層
を形成して所望の目的パターン密度を得る方法を説明するための半導体ウエハの
一部分３００の上面図である。
【図３Ｃ】 本発明の実施形態の一つによる、ダミー・パターンでポリシリコン・ゲート層
を形成して所望の目的パターン密度を得る方法を説明するための半導体ウエハの
一部分３００の上面図である。
【図３Ｄ】 本発明の実施形態の一つによる、ダミー・パターンでポリシリコン・ゲート層
を形成して所望の目的パターン密度を得る方法を説明するための半導体ウエハの
一部分３００の上面図である。
【図３Ｅ】 本発明の実施形態の一つによる、ダミー・パターンでポリシリコン・ゲート層
を形成して所望の目的パターン密度を得る方法を説明するための半導体ウエハの
一部分３００の上面図である。
【図４】 本発明の他の実施形態による、ダミー・パターンによりポリシリコン・ゲート
層を形成して、存在する拡散パターンから目標パターン密度を達成する方法のた
めのフローチャートである。
【図５Ａ】 本発明の実施形態による、既に存在する拡散パターンからポリシリコン・ゲー
ト層を形成して目標パターン密度を得る方法を説明するための半導体ウエハの一
部分の上面図である。
【図５Ｂ】 本発明の実施形態による、既に存在する拡散パターンからポリシリコン・ゲー
ト層を形成して目標パターン密度を得る方法を説明するための半導体ウエハの一
部分の上面図である。
【図５Ｃ】 本発明の実施形態による、既に存在する拡散パターンからポリシリコン・ゲー
ト層を形成して目標パターン密度を得る方法を説明するための半導体ウエハの一
部分の上面図である。
【符号の説明】
３００ 半導体ウエハ（例えば基板）の一部分 ３０２ 拡散レイアウト ３０４ ポリシリコン・ゲート・レイアウト ３０６Ａ 結合領域 ３０６Ｂ 結合領域 ３０８ 逆領域 ３１０ バッファ領域 ３１６ ゲート層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 (72)発明者 タミー、ディー．ツェン アメリカ合衆国カリフォルニア州、フリモ ント、アンテロープ、ドライブ、45560 (72)発明者 サブハス、ボスラ アメリカ合衆国カリフォルニア州、フリモ ント、プレーリー、ドッグ、レイン、230 (72)発明者 ハーラン、エル．サー、ジュニア アメリカ合衆国カリフォルニア州、サン、 リアンドロ、ウエスト、ワンハンドレッド サーティーシックスス、アベニュ、2054 Ｆターム(参考） 5F033 HH04 HH05 HH07 HH25 UU03 VV01 VV06 XX01 5F038 AV06 CA02 CA05 CA06 CA18 EZ20 5F048 AC01 BA01 BB01 BB05 5F064 BB35 CC09 DD13 DD14 DD50 EE32 EE35 EE36

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 ゲート層をダミー・パターンで形成することにより目標パターン密度を得る方
    法であって、 半導体基板上に、前記ゲート層上のゲート領域を規定するゲート・レイアウト
    と活性拡散領域を規定する拡散レイアウトを設け、 前記半導体基板上の前記ゲート・レイアウトのパターン密度を決定し、 前記ゲート領域と前記拡散領域とに占められない領域を決定し、 各々が複数のダミー・パターンを有する複数の予め規定されたパターンのパタ
    ーン密度範囲を規定し、 前記複数のパターンから、前記目標パターン密度を得るためのパターンを選択
    し、 前記ゲート領域と前記拡散領域とに占められない領域に前記選択したパターン
    のダミー・パターンを配して前記ゲート層を形成し、前記ゲート・レイアウトの
    パターン密度と結合して前記ゲート層内に前記目標パターン密度を得ることを特
    徴とする目標パターン密度を得る方法。
  2. 【請求項２】 前記ゲート層はポリシリコン、アモルファス・シリコン、シリサイドそして金
    属から選択された材料により構成されることを特徴とする請求項１記載の目標パ
    ターン密度を得る方法。
  3. 【請求項３】 前記ゲート層はポリシリコン・ゲート層で、前記ゲート・レイアウトはポリシ
    リコン・ゲート・レイアウトであることを特徴とする請求項１記載の目標パター
    ン密度を得る方法。
  4. 【請求項４】 前記選択したパターンと前記ゲート・レイアウトを結合してゲート層レイアウ
    トを形成して前記ゲート層内に前記目標パターン密度を得ることを特徴とする請
    求項１記載の目標パターン密度を得る方法。
  5. 【請求項５】 前記ゲート・レイアウトのゲート領域と前記拡散領域と前記拡散レイアウトと
    の結合領域を形成し、 前記結合領域の逆数をとって前記ゲート領域と前記拡散領域とに占められない
    領域を形成することを特徴とする請求項１記載の目標パターン密度を得る方法。
  6. 【請求項６】 前記ゲート領域と前記拡散領域とに占められない領域を表す前記結合領域の逆
    数を所定量縮小してバッファ領域を形成し、前記選択したパターンのダミー・パ
    ターンが前記ゲート領域及び前記拡散領域と接触しないようにすることを特徴と
    する請求項５記載の目標パターン密度を得る方法。
  7. 【請求項７】 前記所定量は０．２μｍ乃至５０μｍであることを特徴とする請求項６記載の
    目標パターン密度を得る方法。
  8. 【請求項８】 前記予め規定されたパターンは前記複数のパターンから反復的に、そして前記
    ゲート・レイアウトのパターン密度と結合してパターン密度を決定して選択する
    ことを特徴とする請求項５記載の目標パターン密度を得る方法。
  9. 【請求項９】 前記予め規定されたパターンは５％乃至５０％のパターン密度範囲を有する規
    定することを特徴とする請求項１記載の目標パターン密度を得る方法。
  10. 【請求項１０】 前記ゲート・レイアウトのパターン密度が２０％未満の場合のみに前記ゲート
    層を前記目標パターン密度で形成することを特徴とする請求項１記載の目標パタ
    ーン密度を得る方法。
  11. 【請求項１１】 ゲート層内のダミー・パターンを検出して目標パターン密度を得る方法であっ
    て、 半導体基板上に、ゲート領域を規定するゲート・レイアウトと拡散領域を規定
    する拡散レイアウトを設け、 前記半導体基板上の前記ゲート・レイアウトのパターン密度を決定し、 前記ゲート領域と前記拡散領域との結合領域を形成し、 前記結合領域の逆数をとって、前記ゲート領域と前記拡散領域とに占められな
    い領域を検出して、 各々が複数のダミー・パターンを有する複数の予め規定されたパターンのパタ
    ーン密度範囲を規定し、 前記複数のパターンから反復的に、ある予め規定されたパターンを選択して前
    記目標パターン密度を得、 前記検出された前記ゲート領域と前記拡散領域とにより占められない領域内に
    前記選択された予め規定されたパターンの前記ダミー・パターンを配し、前記配
    されたダミー・パターンは前記ゲート領域と結合して前記ゲート層内に前記目標
    パターン密度を得ることを特徴とする目標パターン密度を得る方法。
  12. 【請求項１２】 前記ゲート層はポリシリコン、アモルファス・シリコン、シリサイドそして金
    属から選択さらた材料により構成されることを特徴とする請求項１１記載の目標
    パターン密度を得る方法。
  13. 【請求項１３】 前記ゲート層はポリシリコン・ゲート層で、前記ゲート・レイアウトはポリシ
    リコン・ゲート・レイアウトであることを特徴とする請求項１１記載の目標パタ
    ーン密度を得る方法。
  14. 【請求項１４】 前記配されたダミー・パターンを前記ゲート層内に形成して前記目標パターン
    密度を得ることを特徴とする請求項１１記載の目標パターン密度を得る方法。
  15. 【請求項１５】 前記配されたダミー・パターンと前記ゲート領域を結合してゲート層レイアウ
    トを形成し、前記ゲート層内に前記目標パターン密度を得ることを特徴とする請
    求項１１記載の目標パターン密度を得る方法。
  16. 【請求項１６】 前記予め規定された複数のパターンを前記ゲート領域と前記拡散領域とに占め
    られない領域に設け、前記ゲート・レイアウトのパターン密度と結合して前記適
    合するパターンを決定することを特徴とする請求項１１記載の目標パターン密度
    を得る方法。
  17. 【請求項１７】 前記結合領域の逆数を所定量縮小してバッファ領域を形成し、前記配されたダ
    ミー・パターンが前記ゲート領域及び前記拡散領域と接触しないようにすること
    を特徴とする請求項１１記載の目標パターン密度を得る方法。
  18. 【請求項１８】 前記所定量は０．２μｍ乃至５０μｍであることを特徴とする請求項１７記載
    の目標パターン密度を得る方法。
  19. 【請求項１９】 前記予め規定されたパターンは５％乃至５０％のパターン密度範囲を有するこ
    とを特徴とする請求項１１記載の目標パターン密度を得る方法。
  20. 【請求項２０】 前記ゲート・レイアウトのパターン密度が２０％未満の場合のみ前記目標パタ
    ーン密度を有する前記ゲート層・レイアウトを形成することを特徴とする請求項
    １５記載の目標パターン密度を得る方法。
  21. 【請求項２１】 前記拡散領域は活性拡散領域であることを特徴とする請求項１１記載の目標パ
    ターン密度を得る方法。
  22. 【請求項２２】 半導体基板上にダミー・パターンを規定する拡散パターンからゲート層を形成
    することにより目標パターン密度を得る方法であって、 前記半導体基板上に、ゲート領域を規定するゲート・レイアウトを用意し、 前記ダミー・パターン領域と前記ゲート領域を結合して結合領域を形成し、 前記結合領域のパターン密度を決定し、 前記決定されたパターン密度に応じて前記拡散パターンのサイズを変更して前
    記目標パターン密度を得、 前記サイズを変更した拡散パターンを形成して、前記ゲート領域と結合して前
    記ゲート層内に前記目標パターン密度を得て、全体的なパターン密度効果を実質
    的に下げることを特徴とする目標パターン密度を得る方法。
  23. 【請求項２３】 前記ゲート層はポリシリコン、アモルファス・シリコン、シリサイドそして金
    属から選択さらた材料により構成されることを特徴とする請求項２２記載の目標
    パターン密度を得る方法。
  24. 【請求項２４】 前記ゲート層はポリシリコン・ゲート層で、前記ゲート・レイアウトはポリシ
    リコン・ゲート・レイアウトであることを特徴とする請求項２２記載の目標パタ
    ーン密度を得る方法。
  25. 【請求項２５】 前記サイズを変更した拡散パターン領域と前記ゲート領域とを結合してゲート
    層レイアウトを形成することを特徴とする請求項２２記載の目標パターン密度を
    得る方法。
  26. 【請求項２６】 前記ゲート・レイアウトのパターン密度が２０％未満の場合のみ前記目標パタ
    ーン密度を有する前記ゲート層レイアウトを形成することを特徴とする請求項２
    ５記載の目標パターン密度を得る方法。
  27. 【請求項２７】 前記結合領域のパターン密度が２０％乃至３０％の範囲のときに前記ゲート領
    域と前記結合領域を結合して前記目標パターン密度を得ることを特徴とする請求
    項２２記載の目標パターン密度を得る方法。
  28. 【請求項２８】 前記拡散パターンのサイズを変更することなしに前記ダミー・パターンと前記
    ゲート領域の前記結合領域を用いることを特徴とする請求項２７記載の目標パタ
    ーン密度を得る方法。
  29. 【請求項２９】 前記結合領域のパターン密度が３０％より大きい場合には前記拡散パターンを
    縮小することを特徴とする請求項２２記載の目標パターン密度を得る方法。
  30. 【請求項３０】 前記変更されたダミー・パターン領域が前記ダミー・パターン領域より小さい
    場合は前記拡散パターンを縮小することを特徴とする請求項２２記載の目標パタ
    ーン密度を得る方法。
  31. 【請求項３１】 前記変更されたダミー・パターン領域が前記ダミー・パターン領域より大い場
    合は前記拡散パターンを拡大することを特徴とする請求項２２記載の目標パター
    ン密度を得る方法。
JP2001543782A 1999-12-10 2000-12-07 全体的パターン密度効果を削減するための高度なゲート・レベル形成方法 Withdrawn JP2003516638A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/466,988 US6323113B1 (en) 1999-12-10 1999-12-10 Intelligent gate-level fill methods for reducing global pattern density effects
US09/466,988 1999-12-10
PCT/US2000/033449 WO2001043194A1 (en) 1999-12-10 2000-12-07 Intelligent gate-level fill methods for reducing global pattern density effects

Publications (1)

Publication Number Publication Date
JP2003516638A true JP2003516638A (ja) 2003-05-13

Family

ID=23853876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001543782A Withdrawn JP2003516638A (ja) 1999-12-10 2000-12-07 全体的パターン密度効果を削減するための高度なゲート・レベル形成方法

Country Status (6)

Country Link
US (1) US6323113B1 (ja)
EP (1) EP1157422A1 (ja)
JP (1) JP2003516638A (ja)
KR (1) KR100750409B1 (ja)
CN (1) CN1187827C (ja)
WO (1) WO2001043194A1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436807B1 (en) 2000-01-18 2002-08-20 Agere Systems Guardian Corp. Method for making an interconnect layer and a semiconductor device including the same
KR100530296B1 (ko) * 2000-03-07 2005-11-22 마이크론 테크놀로지, 인크. 집적 회로 내에 거의 평탄한 유전체막을 제조하는 방법
US6528883B1 (en) * 2000-09-26 2003-03-04 International Business Machines Corporation Shapes-based migration of aluminum designs to copper damascene
US6751785B1 (en) * 2002-03-12 2004-06-15 Ubitech, Inc. System and method for limiting increase in capacitance due to dummy metal fills utilized for improving planar profile uniformity
JP2005520336A (ja) * 2002-03-12 2005-07-07 ユビテック， インコーポレイテッド 素子整合及び選択的な容量制限の妨害を防ぎながらダミーメタル充填物を位置付けるシステム及び方法
US7152215B2 (en) * 2002-06-07 2006-12-19 Praesagus, Inc. Dummy fill for integrated circuits
US7712056B2 (en) * 2002-06-07 2010-05-04 Cadence Design Systems, Inc. Characterization and verification for integrated circuit designs
US7124386B2 (en) * 2002-06-07 2006-10-17 Praesagus, Inc. Dummy fill for integrated circuits
US7774726B2 (en) * 2002-06-07 2010-08-10 Cadence Design Systems, Inc. Dummy fill for integrated circuits
WO2003104921A2 (en) * 2002-06-07 2003-12-18 Praesagus, Inc. Characterization adn reduction of variation for integrated circuits
US7853904B2 (en) * 2002-06-07 2010-12-14 Cadence Design Systems, Inc. Method and system for handling process related variations for integrated circuits based upon reflections
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology
US7393755B2 (en) * 2002-06-07 2008-07-01 Cadence Design Systems, Inc. Dummy fill for integrated circuits
US20030229875A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Use of models in integrated circuit fabrication
US7328419B2 (en) * 2002-11-19 2008-02-05 Cadence Design Systems, Inc. Place and route tool that incorporates a metal-fill mechanism
US20040098688A1 (en) * 2002-11-19 2004-05-20 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing long wire metal-fill
US7231624B2 (en) * 2002-11-19 2007-06-12 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill with power or ground connection
US7287324B2 (en) * 2002-11-19 2007-10-30 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill on an integrated circuit
US6693357B1 (en) 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
US6905967B1 (en) * 2003-03-31 2005-06-14 Amd, Inc. Method for improving planarity of shallow trench isolation using multiple simultaneous tiling systems
JP4533698B2 (ja) * 2004-08-12 2010-09-01 株式会社東芝 自動設計システム、自動設計方法及び半導体装置の製造方法
US7305643B2 (en) * 2005-05-12 2007-12-04 Freescale Semiconductor, Inc. Method of tiling analog circuits that include resistors and capacitors
US20060257790A1 (en) * 2005-05-16 2006-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. A semiconductor device structure and methods of manufacturing thereof
US7315054B1 (en) 2005-07-05 2008-01-01 Advanced Micro Devices, Inc. Decoupling capacitor density while maintaining control over ACLV regions on a semiconductor integrated circuit
US7694258B1 (en) * 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
US8035168B2 (en) * 2006-02-27 2011-10-11 Synopsys, Inc. Elevation of transistor channels to reduce impact of shallow trench isolation on transistor performance
US7484198B2 (en) * 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
US7600207B2 (en) * 2006-02-27 2009-10-06 Synopsys, Inc. Stress-managed revision of integrated circuit layouts
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
KR100780775B1 (ko) * 2006-11-24 2007-11-30 주식회사 하이닉스반도체 자기 조립 더미 패턴이 삽입된 회로 레이아웃을 이용한반도체 소자 제조 방법
US8003539B2 (en) * 2007-01-04 2011-08-23 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth
US7565639B2 (en) * 2007-01-04 2009-07-21 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth bulk tiles with compensation
US8741743B2 (en) * 2007-01-05 2014-06-03 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth
US7470624B2 (en) * 2007-01-08 2008-12-30 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth bulk/SOI hybrid tiles with compensation
JP2009053763A (ja) * 2007-08-23 2009-03-12 Nec Electronics Corp ダミーパターン配置装置、ダミーパターン配置方法
US7681166B2 (en) * 2007-09-28 2010-03-16 Synopsys, Inc. Method and apparatus for performing dummy-fill by using a set of dummy-fill cells
US7890906B2 (en) * 2008-05-09 2011-02-15 International Business Machines Corporation Method of laying out integrated circuit design based on known polysilicon perimeter densities of individual cells
CN102263018B (zh) * 2010-05-27 2013-07-24 上海华虹Nec电子有限公司 改善芯片栅极侧墙生长的负载效应的方法
CN102412116B (zh) * 2010-09-19 2013-10-09 中芯国际集成电路制造(上海)有限公司 形成电阻布局图形的方法
US20120256273A1 (en) * 2011-04-08 2012-10-11 Yu-Ho Chiang Method of unifying device performance within die
US8928110B2 (en) 2011-09-09 2015-01-06 United Microelectronics Corp. Dummy cell pattern for improving device thermal uniformity
US9209182B2 (en) * 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US20140201694A1 (en) * 2013-01-15 2014-07-17 Mentor Graphics Corporation Wrap Based Fill In Layout Designs
US9092589B2 (en) * 2013-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design flow with device array layout generation
US9740092B2 (en) * 2014-08-25 2017-08-22 Globalfoundries Inc. Model-based generation of dummy features
CN104239612B (zh) * 2014-08-27 2020-06-09 上海华力微电子有限公司 改善激光退火热分布的方法
US9640438B2 (en) * 2014-12-30 2017-05-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits with inactive gates and methods of manufacturing the same
KR102458359B1 (ko) * 2018-01-31 2022-10-25 삼성전자주식회사 적응적 메탈 필을 이용한 레이아웃 설계 방법 및 이에 기반하여 제조되는 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2507618B2 (ja) * 1989-07-21 1996-06-12 株式会社東芝 半導体集積回路装置の製造方法
JP2803772B2 (ja) * 1992-04-03 1998-09-24 東レ株式会社 二軸配向積層フイルム
US5278105A (en) 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers
US5636133A (en) 1995-05-19 1997-06-03 International Business Machines Corporation Efficient generation of fill shapes for chips and packages
US5861342A (en) 1995-12-26 1999-01-19 Vlsi Technology, Inc. Optimized structures for dummy fill mask design
US5658833A (en) * 1996-01-30 1997-08-19 United Microelectronics Corporation Method and dummy disc for uniformly depositing silicon nitride
US5639697A (en) 1996-01-30 1997-06-17 Vlsi Technology, Inc. Dummy underlayers for improvement in removal rate consistency during chemical mechanical polishing
US5902752A (en) 1996-05-16 1999-05-11 United Microelectronics Corporation Active layer mask with dummy pattern
JP3311244B2 (ja) 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
JP3495869B2 (ja) * 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
US5854125A (en) 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US5923947A (en) 1997-05-06 1999-07-13 Vlsi Technology, Inc. Method for achieving low capacitance diffusion pattern filling
JP3159127B2 (ja) 1997-06-09 2001-04-23 日本電気株式会社 半導体装置の設計方法
TW449900B (en) * 1998-05-26 2001-08-11 United Microelectronics Corp Method to define dummy patterns

Also Published As

Publication number Publication date
KR100750409B1 (ko) 2007-08-21
EP1157422A1 (en) 2001-11-28
US6323113B1 (en) 2001-11-27
CN1346516A (zh) 2002-04-24
KR20020002388A (ko) 2002-01-09
CN1187827C (zh) 2005-02-02
WO2001043194A1 (en) 2001-06-14

Similar Documents

Publication Publication Date Title
JP2003516638A (ja) 全体的パターン密度効果を削減するための高度なゲート・レベル形成方法
KR100490180B1 (ko) 더미구조를갖는집적회로및그제조방법
TWI226696B (en) Method of forming an integrated circuit device using dummy features and structure thereof
US4807013A (en) Polysilicon fillet
US7849432B2 (en) Shallow trench isolation dummy pattern and layout method using the same
US6103626A (en) Method for forming dummy pattern areas in a semiconductor device
JP3087064B2 (ja) 半導体素子のマスク及びその制作方法
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US7494930B2 (en) Structure and method for placement, sizing and shaping of dummy structures
US8084353B2 (en) Methods for pitch reduction formation
JP2002261244A (ja) 半導体装置及びその製造方法
US5902752A (en) Active layer mask with dummy pattern
US9748138B2 (en) Metal layer end-cut flow
JP4488837B2 (ja) 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム
JPH1056015A (ja) 半導体装置および半導体素子の金属配線形成用ホトマスクとその形成方法
US6613688B1 (en) Semiconductor device and process for generating an etch pattern
CN100474568C (zh) 闪存器件的制造方法
JP2790084B2 (ja) 半導体装置の製造方法
US6054362A (en) Method of patterning dummy layer
US7148103B2 (en) Multilevel poly-Si tiling for semiconductor circuit manufacture
KR100621764B1 (ko) 반도체소자의 부하저항 형성방법
KR20000016933A (ko) 반도체집적회로또는전자패키지제조방법
JP2002110809A (ja) ダミーパターンの設計方法およびそれを用いた半導体装置の製造方法
JPH06224188A (ja) 集積回路製造方法
JPH09260485A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090330

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090908