KR20000016933A - 반도체집적회로또는전자패키지제조방법 - Google Patents

Abstract

반도체 회로 또는 전자 패키지를 제조하는 방법이 제공된다. 넓은 금속 영역을 금속 스트립으로 분할하는 단계가 이러한 소자의 물리적 디자인 단계 내에 포함된다. 이러한 방법은 데이터 복잡도를 그다지 증가시키지 않으면서 디자인의 정확도를 보장한다. 또한 본 발명에 따른 방법을 사용함으로써, 구리 배선 기법에 고유한 디슁 문제를 해결할 수 있다.

Description

반도체 집적 회로 또는 전자 패키지 제조 방법{DISHING AVOIDANCE IN WIDE SOFT METAL WIRES}

본 발명은 전반적으로 미소 전자 회로 제조 분야에 관한 것으로, 구체적으로는 미소 전자 집적 회로의 물리적 디자인에 관한 것이다. 더욱 구체적으로 본 발명은 화학 기계적 연마(chemical mechanical polishing: CMP)에 의한 평탄화 공정 동안에 구리와 같은 연성 금속(weak metal)의 디슁(dishing) 현상을 방지하는 방법에 관한 것이다.

반도체 집적 회로와 인쇄 회로 전자 패키지는 전반적으로 물리적 디자인 또는 배치 내에 규정된 패턴을 전사하는 제조 공정을 사용하여 수평 차원으로 배치되는 몇 개의 도전층, 절연층, 다른 재료층으로 이루어진 구조이다. 배치는 평면 기하 형상 세트로 이루어진 몇 개의 층으로 구성된다. 이들 물리적 디자인 또는 배치는 전형적으로 이러한 회로와 패키지 내에 흔히 발견되는 반복 구조를 이용하는 계층적 데이터 구조 내에서의 이차원 형상으로 이루어지는 컴퓨터 데이터로서 표현된다. 그 다음, 디자인 파일이 마스크(mask)라 일컬어지는 패턴을 생성하는 데 사용하는 패턴 생성 파일로 변환된다.

어떤 경우에는, 물리적 재료에 전사되는 디자인 패턴에 의해 제조 공정의 작용이 영향을 받는다. 예를 들어, 디자인의 국부 패턴 밀도, 즉 자체 상부에 재료가 증착되는(또는 제거되는) 영역의 비율이 부가 피쳐의 차원과 형상에 영향을 끼칠 수 있고, "국부 범위"는 특정 제조 공정에 따라 달라지게 된다. 국부 패턴 밀도의 영향을 받을 수 있는 특별 공정은 화학 기계 연마(chemical mechanical polishing: CMP)이다. CMP는 반도체 기판을 평탄화하는 데 사용된다. 반도체 소자를 형성하는 데 사용되는 층의 개수가 증가함에 따라 평탄화가 점점 더 중요해지고 있다. 기판이 평면이 아닌 경우 많은 문제점이 나타나는데, 그 문제점에는 포토레지스트층을 패터닝하기 곤란한 점과, 박막을 증착하는 동안 박막 내에 공극이 형성되는 점, 에칭 공정 동안에 층이 불완전하게 제거됨에 따라 층의 잔류 부분이 남게 되는 점 등이 포함된다.

그러나, 넓은 금속 영역을 CMP로 연마하는 경우에, 소위 "디슁" 현상이 나타나는 결점이 있다. 특히 구리를 사용하는 경우에 이러한 효과에 의해 기판의 표면이 평탄하지 않게 되어 전술한 바와 같은 문제점이 발생한다.

도 1은 디슁 현상이 발생하는 두 가지 상황을 도시한다. 보다 작은 배선(A) 내에서는 디슁 현상을 어느 정도 무시할 수 있지만, 넓은 배선(B)인 경우에 디슁 현상에 의해 금속 저항과 제조 가능성에 대해 큰 영향을 끼치게 된다.

디슁 현상을 방지하기 위한 몇 가지 방법이 공지되어 있고, 그들 중 일부는 공정 단계를 추가하여 사용하고 있다.

미국 특허 제 5,539,240호에서, 크로닌(Cronin) 등은 넓은 트렌치의 기저로부터 수직 상방향으로 연장되는 서브 미니멈(subminimum) 실리콘 필라의 제조 공정과 그 필라의 산화 공정을 기술하고 있다. 기판을 부합적 CVD 산화물로 피복하는 경우에 필라는 트렌치 상부에 단일의 깊은 함몰부가 형성되는 것을 방지한다. 대신에 비교적 얕은 일련의 함몰부가 형성된다. 그러므로, 이렇게 생성된 표면은 평탄화하기가 보다 용이해진다.

장(Jang) 등은 미국 특허 제 5,721,172호에서 평탄화된 개구 충진층을 형성함으로써 디슁 현상을 방지하는 자동 정렬된 연마 차단층 경질 마스킹 방법을 제안한 반면, 도안(Doan) 등의 미국 특허 제 5,618,381호는 최소한의 디슁 현상을 갖는 이상(two-phase) 선택적 CMP 공정을 개시한다.

그러나, 이들 방법은 전술한 바와 같이 추가 공정 단계를 포함하므로, 소요 시간이 증가하고 디자인의 정확도와 수율이 감소하게 된다.

현재 기술 수준에서 디슁 현상을 줄일 수 있는 또다른 방법은 추가 공정 단계를 필요로 하지 않는 반면 물리적 디자인 단계 이후에 마스크 형성을 위한 데이터 준비 단계를 포함하는 것이다. 그러므로, 라빈(Lavin) 등의 미국 특허 5,671,152에서 음성적 충진 형상을 포함하는 단위 셀 또는 타일(tile) 내에 형상을 관통하는 구멍을 형성하는 (소위 "치징(cheesing)") 방법을 개시하고 있다. 그 다음, 규칙적으로 배치된 타일링(tiling) 구조를 얻기 위해 단위 셀의 크기보다 넓은 금속 영역을 인접하는 단위 셀로 피복한다. 그러나, 음성적 충진 형상이 도입되는 곳에서 금속의 손실이 있으므로, 이러한 제안은 타일링된 배선의 저항이 약 12％ 증가하는 문제점을 갖는다. 또한, 타일링될 영역을 결정하고 배치(layout) 데이터 내에 단위 셀을 도입하는 것은 매우 복잡하면서 상당히 큰 소요 시간을 필요로 한다. 형상 개수가 약 1000배 증가하므로 이로 인한 데이터를 다루는 것(예를 들어, DRC 검사)도 매우 복잡하게 된다. 격행하는 타일링 패턴에 의해 형상 개수를 줄일 수 있지만, 크게 줄이지도 못하면서 배선 저항만 보다 커지게 된다. 게다가, 비아가 끼워진 후에 타일링이 형성되므로, DRC에 대한 규칙을 만족할 수 있는 지를 보장할 수 없게 된다.

그러므로, 본 발명의 목적은 CMP 공정과 관련된 디슁 문제를 해결하기 위한 효과적인 반도체 집적 회로 또는 전자 패키지 설계 방법을 제공하는 것이다.

본 발명의 또다른 목적은 데이터 복잡도를 그다지 증가시키지 않고 이러한 방법을 제공하는 것이다.

본 발명의 또다른 목적은 배선 저항이 더 나빠지지 않으면서 이와 반대로 처음부터 결과값이 나타나는 방법을 제공하는 것이다.

전술한 목적 및 장점과 다른 목적 및 장점은 청구항 1 및 청구항 8에 따른 방법에 의해 실현된다.

바람직한 실시예는 종속 청구항에 기술한다.

도 1은 디슁 현상이 발생하는 두 가지 상황을 도시한 도면,

도 2는 본 발명에 따라 분할된 배선을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

2: 스트립 4: 라인

6: 비아 어레이 8: 패드 개구

LM: 마지막 금속층 LM-1: 하부 금속층

첨부된 도면을 참조하여 본 발명을 보다 상세하게 기술한다.

도 1에서 알 수 있는 바와 같이, 넓은 라인 내에는 물론이고 보다 작은 라인 내에도 디슁 현상이 발생한다. 보다 작은 라인(A) 내에서는 이러한 효과를 어느 정도까지 무시할 수 있는 반면, 보다 넓은 라인(B)인 경우에 디슁 현상은 금속 저항과 제조 가능성에 커다란 영향을 끼치게 된다

본 발명은 디자인의 초기 단계부터 넓은 금속 영역을 금속 스트립으로 분할하는 기법을 기술한다. 다시 말해서 금속 영역을 분할하는 단계가 이미 물리적 디자인 내에 이미 포함되어 있다. 그러므로 넓은 라인을 분할하는 것은 금속층 내부에 배선하는 단계 뿐 아니라 기능적 요소를 구축하고 배치하는 단계의 일부분이 된다.

다음에, 배선이 분할되는 방법과, 별개의 금속층 사이에서 상호 접속을 다루는 방법과, 타일링된 제어 붕괴 칩 접속(controlled collapse chip connections: C4s)에 접속하기 위해 필요한 것과, 그리드에서의 전압 강하가 분할되지 않은 배선만큼 낮게 유지되도록 매우 넓은(그러나 분할된) 배선을 사용하여 전력 그리드를 디자인하는 방법이 기술되어 있다.

이미 공지되고 또한 도 1에서 알 수 있는 바와 같이, 디슁 현상이 배선 저항에 영향을 미치기 시작하는 폭 문턱값 w₁이 있다. 배치 규칙으로 정의된 바와 같이 라인의 최소 폭은 w₀이다. w≤w₁인 폭 w를 갖는 좁은 라인은 제조 공정에서의 공차로 인해 발생하는 인접한 배선과의 단락을 방지하기 위해 최소 간격 s₀을 가져야 하고, w〉w₁인 폭 w를 갖는 라인은 s≥s₁인 간격 s를 가져야 하며, w〉w₂인 폭 w를 갖는 라인은 s≥s₂인 간격을 가져야 한다. 라인이 최대 폭 w_max를 가질 수 있으므로, w₀〈w₁〈w₂〈 ...〈w_max이고 s₀〈s₁〈 ...〈s_max라고 할 때 라인의 간격 s는 적어도 s_max이어야 한다고 가정한다.

이는 디슁 현상을 방지하기 위한 첫 번째 단계로서 다음 규칙을 만족시켜야 한다는 것을 의미한다.

제 1 규칙: 증가된 금속 간격에 대한 배치 규칙이 w_max보다 작은 폭을 갖는 배선에 유용하다는 식으로 배선 분할을 규정함

보다 넓은 배선은 제 2 규칙에 따라 별개의 스트립으로 분할되어야 한다.

제 2 규칙: w_max보다 넓은 배선을 자신들 사이 및 외부와의 간격이 금속 간격 증가 규칙을 따르는 간격을 갖는 별개의 스트립으로 분할함

예를 들어, 전압 강하를 소정 한계 이하로 유지시키기 위해 마지막 금속 전력 라인이 종종 매우 넓어서 w_max를 훨씬 넘는다. 하나의 가능한 해결책으로 배선을 n=[w/w_max] 개의 스트립으로 분할할 수 있는데, 스트립은 각각 그 폭이 적어도 w/n이고 w_max이하이며, 바깥쪽으로의 적절한 간격이 s_max이고, 그들 사이에 똑같은 폭의 틈(gap)을 갖는다.

영역을 추가하여 사용할 수 있다면 분할된 배선의 저항은 분할되지 않은 배선의 저항과 똑같을 것이다. 라빈 등의 미국 특허 제 5,671,152호에 규정된 본래의 타일링 기법에서 배선 저항이 12％ 증가한 반면, 배선 가능 여부 때문에 이렇게 추가 영역을 확보할 수 없는 경우에 배선 저항은 12.6％ 만큼 증가할 것인데, 이러한 현상은 배선이 완성된 후에 저항이 열화된 것이 아니고 애초부터 잘 알려져 있는 것이다.

배선을 분할함으로써, 이러한 배선에 대한 형상의 개수가 단지 대략배만큼 증가하는데, m은 치징(cheesing)하는 동안 사용되는 형상의 수이다. 마지막 금속인 경우에, 전력 배선 외에도 신호 배선 중 일부를 스트립(strip)할 필요가 있다. 도 2에는 예를 들어 마지막 금속(last metal: LM)의 각 라인(4)마다 4개의 스트립(2)이 도시되어 있는데, 이에 따라 겨우 4 배만큼만 증가하여 대개는 무시될 만하다.

각 금속층은 수평 방향으로(도 2에서 LM-1) 또는 수직 방향으로(도 2에서 LM) 그 자체에 고유한 바람직한 배선 방향을 갖는다. 배선이 그 방향을 바꾼 경우에는 한 층으로부터 종종 상부 또는 하부에 있는 다른 층까지 비아가 위치한다.

분할되지 않은 배선인 경우에 비아 어레이(array)가 위치하되, 비아 어레이에서 두 세그먼트(segment)가 서로 중첩되고 하나 이상의 비아가 중첩된 영역 내에 맞춰진다. 타일링된 배선인 경우에 종래 기술에 따른 페그(peg) 또는 필라(pillar)가 이미 삽입되어 있는 곳에는 비아가 있어서는 안되고, 또한 비아가 이미 존재하는 곳에는 페그 또는 필라가 위치해서는 안된다. 전자에서는, 비아가 없음으로 인해 배선 저항이 더 증가하고, 후자에서는 페그 또는 필라가 전혀 위치할 수 없거나 충분하게 위치하지 않으면 디슁 현상이 발생한다.

현존하는 금속 간격 증가 규칙을 만족하는 배선은 규칙적인 비아 어레이를 나타낸다. 따라서, 비아를 더 이상 별개로 다룰 필요가 없다. 분할된 배선인 경우에는 실제로 중첩이 발생하는 위치에서만 비아가 삽입된다. 도 2에서 배선 세그먼트, 즉 마지막 금속 LM상에 있는 인접한 4개의 세그먼트(2)의 폭의 합은 하부 금속 LM-1의 폭의 합보다 훨씬 넓으며, 예를 들어 2×4=8 개의 중첩 영역 내에 비아 어레이(6)들이 삽입된다. 그러므로, 비아가 삽입되는 영역이 잘 규정되는 반면, 현 기술 수준에 따른 타일링 공정은 페그 또는 필라가 도입된 위치에 위치하는 일부 비아를 제거해야 하고 그 위치도 미리 정해지지 않아 두 번 이상 수행하는 경우에 타일링 구조를 예측할 수 없게 한다. 본 발명에 따라 비아를 삽입하면 저항을 증가시키지 않으면서 실제로 디슁 현상을 방지하게 된다.

본 발명은 또한 현 기술 수준에 따른, 예를 들어, 마지막 금속(LM) 타일링 요건과 병행하여 사용할 수 있도록 구체적으로 디자인되어 금속 형상을 C4 패드에 접속하는 경우에도 사용될 수 있다. 도 2는 이러한 디자인의 개략도로서, 패드 개구가 참조 번호 8로 표시되는 경우를 도시한다. LM 형상이 C4 영역 내의 페그 또는 필라 직사각형들과 중첩되지 않도록 하기 위해, 배선 공정 동안에 LM 상에 장벽이 규정될 필요가 있고, 이에 따라 LM 상에는 배선이 위치할 수가 없다. 점선으로 된 직사각형은 경계(소위 도넛 형상)에 LM 세그먼트가 도입될 수 있고 하부 금속층(LM-1)으로부터의 비아가 페그 개구(8)의 중앙 영역 내에 위치할 수 있는 영역을 도시한다. 이러한 C4 영역 내에는 바깥쪽으로부터 충분하게 접속이 이루어지도록, 즉 LM 상의 C4 접촉 패드 상에 위치하는 C4 납 볼을 통하여 접속이 이루어지는 방식으로 페그가 설계된다. 모든 방향으로부터 접촉 패드의 중앙으로 및 접촉 패드의 중앙으로부터 스트립된 배선으로 전류가 흐를 수 있으므로, 페그를 길게 늘어뜨려 저항을 증가시키지 않으면서 전류가 흐르는 것을 방해하지 않도록 한다. 배선 내이지만 C4 영역 바깥쪽에서 스트립은 디슁 현상을 방지하면서 저항을 최소로 유지한 채로 전류의 흐름과 동일한 방향으로 향하는 길게 늘어진 동일한 페그를 얻게 된다.

전술한 바와 같이, LM 상에는 전압 강하를 최소로 유지하기 위해 매우 넓은 전력 배선이 필요하게 된다. C4 영역 흔적, 즉 칩 영역 상에 분포된 접속을 위해, VDD 또는 GND가 교대로 인가되면서 전체 칩 영역 사이로 이들 넓은 전력 라인이 위치하게 된다. 이들 긴 배선은 도 2에 도시한 바와 같이 하나의 칩 가장자리로부터 다른 칩 가장자리까지 분할되고, C4가 위치하지 않은 영역에서 스트립되며, 이 영역에 대해 페그 또는 필라가 사전에 이미 구체적으로 디자인된 C4들에서 분할된다.

본 명세서에서 설명한 본 발명은, 특히 구리 배선 기법에 고유하지만 모든 다른 연성 금속 배선에도 존재하는, 디슁 문제를 해결하기 위한 것이다. 본 발명은 배선과, 배선 세그먼트 사이의 비아와, 주변과의 C4 접속을 포함한다. 제조 공정에서 소요 시간을 길게 하는 사후 공정이 필요하지 않고, 데이터가 복잡해지며, 배선의 저항이 증가되고, 마지막으로 가장 중요한 디자인의 정확도를 보장할 수 없게 되는 사전 공정을 수행하는 것에 비해, 전술한 본 발명은 소요 시간을 이전과 동일하게 유지할 수도 있고, 데이터의 복잡도를 그다지 증가시키지 않으며, 사후에 배선 저항을 나쁘게 하지 않으면서 이와 반대로 처음부터 결과값을 나타내고, 디자인의 정확도를 보장한다.

또한 특별한 비아 취급법이 필요하지 않고, 장벽을 규정함으로써 C4 페그 또는 필라 영역 상에 LM 형상들을 중첩시키지 않게 된다. 그러므로, C4 접촉 패드 내에 필요보다 작은 페그나 필라로 인한 규칙 위반 또는 페그나 필라의 제거를 방지할 수 있다.

본 발명에 따르면, 넓은 금속 영역을 금속 스트립으로 분할하는 단계를 이러한 소자의 물리적 디자인 단계 내에 포함함으로써 데이터 복잡도를 그다지 증가시키지 않으면서 디자인의 정확도를 보장하는 한편 구리 배선 기법에 고유한 디슁 문제도 해결할 수 있다.

Claims (8)

1. 반도체 집적 회로 또는 전자 패키지를 제조하는 방법에 있어서,

   소자의 최적 배치와 상기 소자간의 효율적인 금속 라인 경로 배정 기법을 결정하는 물리적 디자인 단계를 포함하되,

   상기 물리적 디자인 단계는 넓은 금속 영역(4)을 금속 스트립(2)으로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 또는 전자 패키지 제조 방법.
2. 제 1 항에 있어서,

   상기 집적 회로 또는 전자 패키지가 구리 배선을 포함하는 반도체 집적 회로 또는 전자 패키지 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 금속 라인(4)이 바람직하게는 단일 배선 세그먼트에 속하는 별개의 스트립(2)으로 분할되는 반도체 집적 회로 또는 전자 패키지 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   비아(6)가 금속층 사이에 중첩이 존재하는 위치에만 삽입되는 반도체 집적 회로 또는 전자 패키지 제조 방법.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 상부 금속층은 전자 소자, 바람직하게는 칩을 수용하기 위한 C4 패드(10)를 포함하는 반도체 집적 회로 또는 전자 패키지 제조 방법.
6. 제 5 항에 있어서,

   금속 세그먼트가 상기 C4 패드(10)와 중첩되지 않도록 장벽이 정의되는 반도체 집적 회로 또는 전자 패키지 제조 방법.
7. 제 5 항에 있어서,

   긴 전력 라인은 한 칩 에지(edge)로부터 다른 칩 에지까지 분할되어 있고, C4 패드(10)가 위치하지 않는 곳에서 스트립되어 있으며, C4 패드에서 분할되어 있는 반도체 집적 회로 또는 전자 패키지 제조 방법.
8. 특히 화학 기계적 연마법(chemical mechanical polishing: CMP)에 의해 구리 반도체 구조물을 평탄화하는 동안 디슁(dishing) 현상을 방지하는 방법에 있어서,

   넓은 금속 영역(4)을 스트립(2)으로 분할시키는 단계가 상기 반도체 구조물의 물리적 디자인 단계 내에 포함되는 것을 특징으로 하는 디슁 방지 방법.