JP4969724B2 - 半導体デバイス及びその製造方法、並びにマスキング・レベル用のデータベース作成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体デバイス，マスクおよびこれらを形成あるは設計するための方法に関し、さらに詳しくは、ビア位置(via locations)にて、あるいはその付近にあるプロセス支援フィーチャ(process-assist features)に関する。
【０００２】
【従来の技術】
半導体製造プロセスにおいて、さまざまなプロセス工程およびシーケンスでは、半導体デバイスの非平坦なフィーチャ(topographical features)が生じることがある。このフィーチャは、デバイスにおいて所望の機能を提供するために必要である。しかし、このフィーチャによって生じる形状変化は、半導体製造プロセスにおいて、また最終製品半導体デバイスの動作において特定の問題を提起することがある。
【０００３】
これらの問題は、製造中にデバイスのビア位置(via locations)において特に現れる。例えば、ビアを印刷するための露光エネルギおよび手順は、レジストの最大厚さを考慮しなければならないが、レジスト厚さは変化する。この問題により、同一ダイ上の部分でオーバエッチ(overetch)またはアンダーエッチ(underetch)が生じることがあり、これはレジストが厚くなるとアスペクト比(aspect ratio)が増加するので、エッチ速度(etch rate)が低下するという点で生じる遅延(lag)問題に起因する。本明細書では、開口部のアスペクト比は、開口部の幅に対する開口部の深さの比である．
別の問題には、移相マスク(phase shifting mask)を利用する場合の「サイドローブ現象(side-lobing)」がある。放射が移相マスクを通過すると、レジストに印刷されるフィーチャのエッジ部付近で放射の二次ピークが生じる。レジストは、レジストが厚い位置にてレジストを露光するために、より高レベルの放射を必要とする。しかし、放射が高すぎると、二次ピークはレジスト内でパターンを露光するために必要なエネルギ・レベルを超えることがある。これらは一般にパターンのエッジ付近で生じるので、「サイドローブ現象」と呼ばれる。より厚いレジストに必要な最小露光がサイドローブが生じる前に最大露光を超えると、プロセスは機能しない。
【０００４】
上記の問題は、相互接続などのためにデュアル・インレイド(dual-inlaid)開口部を形成するためのプロセスであるＴＦＶＬ(trench first, via last)製造手順において特に明白であり、ここでトレンチはビア開口部より前に形成される。レジスト厚さ変化の例を図１に示す。図１において、半導体デバイス工作物(semiconductor device workpiece)１００の一部は絶縁層１０２を含み、ここで狭いトレンチ１０３および広いトレンチ１０５がすでに形成済みである。半導体デバイス工作物１００は、単結晶半導体ウェハ，絶縁体上半導体(semiconductor-on-insulator)あるいは半導体デバイスを形成するために用いるのに適した他の基板など、半導体デバイス基板（完全には図示せず）を含むという点で従来通りである。当業者に理解されるように、半導体デバイス基板は、特定の場合で所望されるように、能動素子，受動素子，絶縁素子，導電素子および他の素子を含むさまざまな層および構成からなることができる。
【０００５】
レジスト層１０４は、絶縁層１０２上およびトレンチ１０３，１０５内に形成される。トレンチの形状および位置，（被覆したときの）レジスト層１０４の粘度それに他の流体機械特性により、レジスト層１０４は最上面において平坦でなく、広いトレンチ１０５および狭いトレンチ１０３内で異なる厚さを有する。レジスト層１０４は、ビアが形成される位置であるビア位置に対応してパターニングされる。トレンチ幅が増加すると、トレンチ内のレジスト厚は減少する。例えば、狭いトレンチ１０３内のレジストの厚さＡは、広いトレンチ１０５内のレジスト１０４の厚さＢよりも大きい。
【０００６】
開口部１０６，１０８は、ビア位置に対応して、レジスト層１０４内に形成される。開口部１０６，１０８を形成する前に、レジスト層１０４は、レジスト開口部１０６（例えば、約２．５マイクロメートル）が形成される部分のほうがレジスト開口部１０８（例えば、約１．７マイクロメートル）が形成される部分に比べてかなり厚い。ある技術では、開口部１０６を形成する際にレジスト層１０４を露光するために必要な放射エネルギは、移相マスクを利用する場合に、サイドローブ現象が現れる前に最大エネルギを超えてしまう。
【０００７】
【発明が解決しようとする課題】
レジスト開口部１０６，１０８が形成できても、大きすぎるエッチ遅延(etchlag)が生じることがある。レジスト開口部１０６，１０８を形成した後、一般には下層導体(underlying conductor)（図示せず）を接続するビア開口部を形成するために、絶縁層１０２はエッチングされる。レジスト開口部１０８のアスペクト比はレジスト開口部１０６のアスペクト比よりも小さいので、絶縁層１０２はレジスト開口部１０８の下でより速くエッチングする。アスペクト比が小さくなると、エッチング剤およびエッチ生成物は、レジスト開口部１０６よりもエッチ開口部１０８のほうが出入りしやすい。その結果、絶縁層１０２は、レジスト開口部１０６，１０８の下の絶縁層を除去するために異なる時間を必要とする。問題としては、レジスト開口部１０６の下の絶縁層を全て洗浄しないことや、レジスト開口部１０８の下にある下層導体（図示せず）をオーバエッチングすることが含まれる。比較的狭い開口部を形成して、絶縁層１０２をこの開口部から洗浄しても、比較的広い開口部は、絶縁層１０２を洗浄する際に広くなりすぎることがある。
【０００８】
【実施例】
添付の図面において、本発明は一例として図示され、制限するものではない。なお、図面において、同様な参照番号は同様な要素を表すものとする。
【０００９】
なお、当業者であれば、図面の要素は簡単明瞭にするために図示されており、必ずしも縮尺通りではないことが理解されよう。例えば、図面中の一部の要素の寸法は、本発明の実施例の理解を助けるために、他の要素に対して誇張されることもある。
【００１０】
半導体デバイス内の配線構造のビア位置またはその付近の少なくとも一つのプロセス支援フィーチャ(process-assist feature)は、処理あるいは以降の処理中の処理マージン(processing margin)を改善するために用いられる。本発明の少なくとも一部の実施例について、プロセス支援フィーチャは、ビア位置上においてフロー可能な層(flowable layer)をより均等にするのを助ける。一般に、これはビア開口部の形成を助けることができる。プロセス支援フィーチャ上にレジスト層が形成されると、このレジストはデバイス内のほとんどのビア位置上でより均等な厚さを有する。ビア位置上に絶縁層が形成されると、この絶縁層はデバイス内のほとんどのビア位置上でより均等な厚さを有する。レジスト露光またはビア開口部エッチング中の制御が改善されると、処理マージンを大きくすることができる。本明細書で説明する実施例は、プロセス支援フィーチャを配置する際の柔軟性を示す。本発明は特許請求の範囲によって定められ、以下の説明を読むことで理解を深めることができよう。
【００１１】
本明細書では、別段記載のない限り、「濃密な(dense)」および「密度(density)」という用語は、半導体デバイスまたは工作物の特定領域のフィーチャ(feature)（例えば、配線構造，プラグ，ゲート電極および他の能動ならびに受動素子）密度を表す。例えば、半導体デバイスのより濃密な領域は、デバイスの濃密でない領域（例えば、配線構造またはビアが周りにないトレンチなど）に比べて、特定の領域（例えば、配線構造，ビアなど）に位置するフィーチャによって占められる面積が大きい。
【００１２】
デュアル・インレイド配線構造は、図２ないし図７に示すように形成される。この特定の実施例において、ＴＦＶＬデュアル・インレイド・プロセスは、配線構造を形成するために用いられる。本明細書では、導体である配線構造は、相互接続部分およびビア部分を含む。相互接続部分は半導体デバイス内で電位または信号を横方向(laterally)に伝え、ビア部分は半導体デバイス内で電位または信号を縦方向(vertically)に伝える。本明細書で用いられる、ビア位置とは、配線構造のビア部分が位置する、あるいはその後形成されるところの上面から見た部分である。従って、基板の上面を参照する場合には、ビア位置およびビア部分は同義的に用いることができる。
【００１３】
図２は、半導体デバイス工作物２２０の一部の図を含み、これは単結晶半導体基板，絶縁体上半導体基板または半導体デバイスを形成するのに適した任意の他の基板を含むことができる。フィールド絶縁領域(field isolation regions)２２２および被ドーピング領域(doped regions)２３０は、工作物２２０の部分内に、あるいはその部分から形成される。被ドーピング領域は、ソース，ドレインまたはソース／ドレイン領域（電流伝達電極）である。ゲート誘電層２２４およびゲート電極（制御電極）２２６は、被ドーピング領域２３０の部分と、被ドーピング領域２３０間にある工作物２２０の一部の上にある。側壁スペーサ２２８は、ゲート誘電層２２４およびゲート電極２２６の側面に沿って形成される。
【００１４】
第１インタレベル誘電（ＩＬＤ：interlevel dielectric）層２３２は、図示のトランジスタのために工作物２２０およびゲート構造の上に形成される。第１ＩＬＤ層は、導電性プラグ２３６を含む開口部２３４を形成するためにパターニングされる。第２絶縁層２４０は形成され、また相互接続トレンチ２４２を含むようにパターニングされる。導電層は、絶縁層２４０上およびトレンチ２４２内に被着される。化学機械研磨(chemical-mechanical polishing)などの平坦化工程(planarization act)は、トレンチ２４２の外部にある導電層を除去して、図２に示すように相互接続２４４，２４６を形成するために実施される。相互接続２４４，２４６は、半導体デバイスの他の部分（図示せず）に電気接続を行う。エッチ・ストップ層またはキャッピング層２４８は、相互接続２４４，２４６上に形成される。第２ＩＬＤ層２０２は、エッチ・ストップ層２４８上に形成される。
【００１５】
一般に、第１ＩＬＤ層２３２，絶縁層２４０および第２ＩＬＤ層２０２は、酸化物，窒化物，酸窒化物または約３．８以下の誘電率(dielectric constant)を有する低ｋ材料の少なくとも一つの膜を含む。エッチ・ストップまたはキャッピング層２４８は、第２ＩＬＤ層２０２を介してエッチングする場合に用いられるプロセスの銅拡散ブロック(copper diffusion block)のエンドポイント検出を可能にするために、第２ＩＬＤ層２０２とは異なる材料を一般に含む。導電性プラグ２３６および相互接続２４４，２４６は、大部分ドーピングされたシリコン，タングステン，アルミニウム，銅などを含む。本明細書で用いられる、「大部分(mostly)」とは少なくとも半分を意味する。従って、導電性プラグ２３６および相互接続２４４，２４６の少なくとも半分は、上記の材料の一つである。一般に、導電性プラグ２３６および相互接続２４４，２４６は、接着膜またはバリア膜を含む。層２４８は、相互接続２４４，２４６内の銅が工作物２２０内に移動する可能性を低減するためのキャッピング層でもよい。ここまで半導体デバイスを形成するプロセスは従来通りである。
【００１６】
第２ＩＬＤ層２０２は従来のようにパターニングされ、図３に示すようにトレンチ２０３，２０５を含む。トレンチ２０３，２０５は、配線構造の相互接続部分が形成される領域に相当する。トレンチ２０３，２０５の長さは、図示のように図３の内および外に延在する。トレンチ２０３，２０５と同じレベルで形成される全てのトレンチのうち、トレンチ２０３は最小幅を有し、トレンチ２０５は最大幅を有する。非制限的な例では、トレンチ２０３は約０．８マイクロメートルの幅を有し、トレンチ２０５は少なくとも５．０マイクロメートルの幅を有する。明らかに、トレンチ２０３，２０５の幅はより広くても、あるいは狭くてもよい。例えば、トレンチ２０３の幅は約０．３マイクロメートルよりも狭くてもよく、またトレンチ２０５の幅は約１１．０マイクロメートルよりも広くてもよい。
【００１７】
トレンチ２０３，２０５は、図１で説明したトレンチ１０３，１０５と同様である。ただし、従来技術とは異なり、プロセス支援フィーチャ２１０がレイアウトに追加されている。プロセス支援フィーチャ２１０の存在は、トレンチ２０３，２０５を形成するために用いられる処理（印刷およびエッチング工程）にそれほど影響を及ぼさない。この特定の実施例では、プロセス支援フィーチャ２１０は、トレンチ２０３の端部付近のトレンチを含み、トレンチ２０３をその三辺に沿って包囲する。プロセス支援フィーチャの形状および寸法の詳細については、以下で説明する。
【００１８】
任意の接着層（詳細に図示せず）と、フロー可能な膜として一般に被覆されるリソグラフィ・レジスト層(lithographic resist layer)２０４とは、図４に示すように、絶縁層２０２上、それにトレンチ２０３，２０５およびプロセス支援フィーチャ２１０内に形成される。プロセス支援フィーチャ２１０は、トレンチ２０３内およびその付近のレジスト層２０４の厚さを低減するのを助け、このトレンチ２０３の端部はビア位置８４に相当する。点線２１２は、図１に示す従来技術の場合のように、プロセス支援フィーチャ２１０が存在しない場合のレジスト層２０４を示す。
【００１９】
レジスト層２０４は、図５に示すように、石英などの透明基板５２を含むマスク５０を利用してパターニングされる。一実施例において、要素５４は珪化モリブデンである。要素５４は、放射強度の約５〜１０パーセントがレジスト層２０４に達するのを許す減衰器である。マスクは、少なくとも一部の放射が要素５４を通過するので少なくとも破壊的な干渉が生じる位置に相当する、移相領域(phase shifting regions)５６を有する。放射５８は、レジスト層２０４を選択的に露光するために用いられる。典型的な状態では、大きな放射は要素５４を通過せず、また移相領域付近でも通過しない。移相領域５６から離れた別の領域では、放射５９は下のレジスト層２０４内の領域５１を通過・露光する。この露光領域５１はビア位置に相当し、この下では、配線構造のビア部分がその後形成される。この実施例において、ポジ・レジスト(positive-acting resist)が用いられる。別の実施例では、ネガ・レジスト(negative-acting resist)を利用でき、マスク５０はネガ・レジスト用に調整されたパターンを有する必要がある。ポジおよびネガ・レジストならびにそのためのマスク調整を利用する原理は、当業者に周知である。
【００２０】
レジスト層２０４はトレンチ２０３，２０５内でより均等な厚さを有するので、トレンチ２０３，２０５内のレジスト層２０４を露光するために必要な放射量はほぼ同量である。より均等な厚さは、トレンチ２０３内のレジスト層２０４を露光するために必要な最小放射は図１のトレンチ１０３の場合に比べて低いという点で、処理マージンを増加する。移相マスクを利用する際に高い放射で発生するサイドローブ現象の可能性は大幅に低減される。レジスト層２０４は、レジスト層２０４の露光部分５１を除去するために、露光後に現像される。レジスト層２０４のより均等な厚さは、工作物全体でレジスト開口部のアスペクト比をより均等にする。従って、エッチ遅延および他のエッチ関連問題の程度は、図１に示す従来技術に比べて大幅に低減される。また、開口部の寸法のばらつきも低減される。
【００２１】
第２ＩＬＤ層２０２および層２４８は順次エッチングされ、図６に示すように開口部６２を画定する。相互接続２４４，２４６の部分は、開口部の底に沿って露出される。点線は、トレンチ２０３，２０５の底のレベルを表し、これは以降形成される配線構造の相互接続とビア部分との間の境界に相当する。次に、レジスト層２０４は除去される。
【００２２】
少なくとも一つの導電膜は絶縁層２０２上に形成され、開口部６２，トレンチ２０３，２０５およびプロセス支援フィーチャ２１０を完全に充填する。化学機械研磨などの平坦化工程は、図７に示すように、開口部６２，トレンチ２０３，２０５およびプロセス支援フィーチャ２１０の外側にある導電膜の部分を除去するために実施される。電気浮動導体(electrically floating conductor)７０は、プロセス支援フィーチャ（トレンチ）２１０内に形成される。配線構造７５，７７は、トレンチ２０３，２０５および開口部６２内に形成される。配線構造７５，７７のそれぞれはデュアル・インレイド導電性構造であり、相互接続部分７２およびビア部分７４を含む。配線構造７５，７７内の点線は、相互接続７２とビア部分７４との間の区分線を示す。パッシベーション層(passivation layer)７９は、絶縁層２０２および配線構造７５，７７上に形成され、実質的に完成した半導体デバイスをなす。
【００２３】
図示していないが、ゲート電極２２６および他の被ドーピング領域２３０など、他の電子部品も形成され、電気接続が行われる。必要ならば、他のＩＬＤ層および他の配線構造のレベルも追加できる。これらの他のＩＬＤ層および配線構造レベルは、第２ＩＬＤ層２０２および配線構造７５，７７について説明したのと同様なプロセスを利用して形成される。
【００２４】
図８は、配線構造７５および電気浮動導体７０の上面図を含み、この電気浮動導体７０は、ビア部分７４（配線構造７５内の枠で囲った「Ｘ」によって示される）をその三辺で横方向に包囲する鍔型フィーチャ(collar-shaped feature)である。相互接続部分７２は相互接続トレンチ２０３内に形成され、ビア部分７４は前述の開口部６２内に形成される。相互接続部分７２は、厚さ（図８のページ内に延在する）と、上面からみた最小幅８６とを有する。この厚さは、トレンチ２０３の深さに相当する。一つの特定の実施例では、この厚さは約０．６マイクロメートルであり、最小幅８６は約０．８マイクロメートルである。明らかに、他の厚さおよび最小幅も可能である。
【００２５】
鍔型フィーチャ７０の外部長さおよび幅のそれぞれは、鍔型フィーチャ７０の外枠がビア部分７４からある距離だけ離れるようになっており、ここでこの距離は１００マイクロメートル以下であり、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約１５０倍である。約５０，２０または９マイクロメートル、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の５０倍，３０倍または１５倍を含め、この距離について多くの他の寸法も利用できる。鍔型フィーチャ７０の外部の横寸法は、一般に約３マイクロメートル以上である。
【００２６】
ビア部分７４に隣接する鍔型フィーチャ７０の内部寸法は、鍔型フィーチャ７０が約１０マイクロメートル以下の距離、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約１５倍の距離だけ配線構造７５から離間する寸法である。外部寸法と同様に、約５または２マイクロメートル、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約９倍，４倍，２倍または１．５倍を含め、内部寸法について他の多くの値を利用してもよい。
【００２７】
この特定の実施例において、鍔型フィーチャ７０は、一つのプロセス支援フィーチャの一例である。鍔型フィーチャ７０の少なくとも一辺は、通常少なくとも約３マイクロメートルであるが、約１００マイクロメートル以下である、上面から見た辺寸法を有する。プロセス支援フィーチャの他の態様と同様に、他の寸法を利用してもよい。例えば、別の設計では、辺寸法は約６〜３０マイクロメートルの範囲でもよい。一つの特定の実施例では、辺寸法は２０マイクロメートルである。
【００２８】
ここで、図８に示すように、鍔型フィーチャ７０の位置に対するレジスト層２０４（図４）の厚さについて注目する。図４と図８との間の関係を理解するのを助けるために、鍔型フィーチャ７０はトレンチ２１０に相当し、相互接続部分７２はトレンチ２０３に相当する。レジスト層２０４は、ビア位置（ビア部分７４）にてトレンチの外側の直接隣接する位置８４にて第１厚さを有し、また位置８２にて第２厚さを有する。位置８２はトレンチ２０３の外側でこれに隣接し、最寄りのビア位置（ビア部分７４に相当するビア位置を含む）または別の相互接続から少なくとも５０マイクロメートル離れている。一般に、第１厚さは第２厚さの約９５パーセント以下であり、多くの場合、第２厚さの約９２パーセント以下である。別の実施例では、第１厚さは、第２厚さの約８９パーセント、もしくは８５パーセント以下でもよい。測定点の間の距離はさらに大きくてもよい（例えば、約９０マイクロメートル離れていてもよい）。
【００２９】
第２厚さについて、最寄りのビア位置または別の相互接続からの距離が５０マイクロメートル以上に、例えば９０マイクロメートル増加しても、第１厚さと第２厚さとの間の差は大幅に変化してはならない。プロセス支援フィーチャは、離間したビア（他のビアおよび相互接続から約５０マイクロメートルのわずか数個のビア）について最も必要とされ、またバスまたは電源配線用の複数のビアについても少なくとも必要とされる。
【００３０】
別の実施例も利用できる。図９を参照して、配線構造７００は、上記の配線構造７５と同様に、相互接続部分７０２およびビア部分７０４を含む。円弧型プロセス支援フィーチャ７０６は、図８の直線的なプロセス支援フィーチャ２１０の代わりに用いられる。円弧型プロセス支援フィーチャ７０６は、（上面からみて）ビア部分７０４内に位置する中心点を有し、ビア部分７０４にて三辺に沿って横方向に包囲する。プロセス支援フィーチャ２１０についてすでに説明した寸法の全てではないにしてもほとんどは、プロセス支援フィーチャ７０６に当てはまる。
【００３１】
図１０を参照して、プロセス支援フィーチャは、配線構造８００付近の隣接配線構造８０８の延長である鍔型構造である。配線構造８００は、相互接続部分８０２およびビア部分８０４を含む。鍔型構造８０６は、ビア部分８０４の三辺を包囲する。隣接配線構造８０８は、例えば、別の電源電位にて接地され、あるいは能動回路に電気接続される。プロセス支援フィーチャ８０６の境界は、図１０において点線で示される。実際、プロセス支援フィーチャ８０６は、配線構造８０８の相互接続部分からの横方向の延長を含む。プロセス支援フィーチャ８０６について、接触や、他の導電目的あるいは意図的な電気目的はない。鍔型構造８０６の寸法は、プロセス支援フィーチャの他の実施例の寸法と実質的に同じであるが、ただし、鍔型構造８０６は、隣接配線構造８０８の延長として形成される鍔型構造に必要な程度で、少なくとも外側境界寸法が若干異なることがある点を除く。
【００３２】
図１１を参照して、プロセス支援フィーチャ５０６は、配線構造５００のビア部分５０４付近で配線構造５００の２つの対置する側のそれぞれに配置される二重構造である。ビア部分５０４は、上記の図面で説明した末端ではなく、相互接続部分５０２の中間部分に位置する。二重構造５０６は、配線構造５００の各側に配置され、上記の実施例と同様な寸法（外形寸法およびビア部分５０４からの間隔）を有する。あるいは、二重構造５０６は配線構造の５００の延長（以下の図１２で説明するものと同様）でもよく、もしくは延長として隣接配線フィーチャ（図示せず）の一部でもよい。別の配線構造（図示せず）が配線構造５００の一辺の近くにある場合、その一辺に沿って位置する構造５０６は必要なく、あるいは順番が第１プロセス支援フィーチャ５０６，配線構造５００，他の配線構造および第２プロセス支援フィーチャ５０６となるように、他の配線構造に沿って配置してもよい。
【００３３】
図１２を参照して、別のプロセス支援フィーチャ４００は、拡大パッドフィーチャ４０６の一部である。拡大パッドフィーチャ４０６は、ビア位置４０４における配線構造４００の延長である。配線構造４００は、相互接続部分４０２およびビア部分４０４を有する。拡大パッドフィーチャ４０６は、ビア位置４１０から延在する外部寸法を有する。この外部寸法は、図８で説明したものと同じでもよい。拡大パッドフィーチャ４０６は、配線構造４００から離間していない点を除いて、図８の鍔型フィーチャ７０と同様である。点線４０８は、ビア位置４１０に延長した相互接続部分４０２の形状に相当する。拡大パッドフィーチャ４０６は、主としてアルミニウム，銅または他の金属など、配線構造４００と同じ材料からなり、あるいは他の導電性材料からなる。拡大パッドフィーチャ４０６は、相互接続部分４０２と同じ層内で、半導体デバイスと同じレベルにある。
【００３４】
図１３を参照して、配線構造６１２は、別の配線構造６１４から距離６１６だけ離間している。この距離は、一般に少なくとも約１０マイクロメートルである。別の実施例では、この距離は約２０，３０，５０または１００マイクロメートルもしくはそれ以上でもよい。
【００３５】
配線構造６１２は、相互接続部分６０６およびビア部分６０５を含む。図１３の上面からみると、ビア部分６０５は横方向の幅および横方向の長さを有し、横方向の面積を占める。この実施例では、横方向の幅は、ビア部分６０５の横方向の幅および長さのうち最小横方向寸法である。横方向長さを横方向幅で割った値は、少なくとも約２であり、横方向の面積の値は最小横方向寸法の値の少なくとも約５倍である。一つの特定の実施例では、横方向幅は約０．８マイクロメートルであり、横方向長さは約４．０マイクロメートルである。この実施例では、プロセス支援フィーチャはビア部分６０５付近に配置する必要はなく、そのためビア部分６０５の約１０マイクロメートル以内にはプロセス支援フィーチャはない。別の実施例では、プロセス支援フィーチャは、最寄りのプロセス支援フィーチャから２０，３０，５０または１００マイクロメートルあるいはそれ以上のところにあってもよい。
【００３６】
配線構造６１４は、相互接続部分６０２およびビア部分６０３を含む。各ビア部分は横方向の幅および横方向の長さを有し、横方向の面積を占める。この実施例では、横方向幅および横方向長さはほぼ同じ（例えば、０．６マイクロメートル）であり、そのためそれぞれはビア部分６０３の最小横方向寸法の例である。各ビア部分６０３について、横方向長さを横方向幅で割った値は約５以下であり、横方向面積の値は横方向最小寸法の値の約１０倍以下である。これらの寸法では、少なくとも一つのプロセスフィーチャはビア位置付近で利用できる。配線構造６１４の一部であるプロセス支援フィーチャ６０８は、最寄りのビア部分６０３の１０マイクロメートル以内にある。明らかに、別の実施例では、プロセス支援フィーチャとビア部分との間の距離は、図８で説明した鍔型フィーチャ７０と相互接続部分７４との間の離間距離について説明した距離でもよい。図１３において、配線構造６１内の点線は、プロセス支援フィーチャ６０８と相互接続部分６０２との間の境界を示す。プロセス支援フィーチャ６０８は比較的特異な形状を有してもよく、それでもその目的を果たす。また、プロセス支援フィーチャ８０６と同様に、プロセス支援フィーチャ６０８は意図的な電気目的を果たさず、この特定の実施例におけるその存在は、ビア部分６０３が形成されるビア位置付近でのレジスト厚さを低減するためである。
【００３７】
プロセス支援フィーチャの用途については、図１４に示すレイアウトでより明らかになろう。半導体デバイス基板９００は、配線構造９０８，９１０を含む。配線構造９１０は、少なくとも一つの広い配線構造と、多くの狭く、間隔が密な配線構造、もしくはその組合せを含む。配線構造９１０は、同じレベルに形成される他の全ての配線の最小相互接続幅の少なくとも約４倍である相互接続幅を有する。図示していないが、配線構造９１０は多くのビア部分を含む。配線構造のビア部分の任意の一つの約２０マイクロメートル以内にある全ての点によって区切られる領域を見ると、（相互接続部分レベルでの）フィーチャ密度(feature density)が少なくとも約１０パーセントの場合には、プロセス支援フィーチャは必要ない。それぞれのフィーチャ密度および配線構造９１０の相互接続幅のため、プロセス支援フィーチャは配線構造９１０のビア部分には通常用いられない。用いられるとしたら、配線構造９１０の外側付近にあるかもしれないが、図１４では図示されていない。
【００３８】
離間した配線構造９０８は、相互接続部分９０２およびビア部分９０４を含む。配線構造９１０のフィーチャ密度について検討した領域の同じサイズを利用して、プロセス支援フィーチャのない離間配線構造のフィーチャ密度は、相互接続レベルにて約５０パーセント以下である。配線構造９０８の相互接続幅は、同じレベルに形成された他の全ての配線の最小相互接続幅の約２０倍である。それぞれの相互接続幅およびフィーチャ密度のため、プロセス支援フィーチャ９０６は、ビア部分９０４付近の相互接続部分レベルにてレイアウトに追加され、各プロセス支援フィーチャ９０６は前述のような寸法を有する。なお、プロセス支援フィーチャ９０６は、相互接続部分９０２の全長ではなく、ビア位置付近にのみ追加されている。記されていないが、他の太い縦の実線は、配線構造９０８と同様な、相互接続部分，ビア部分およびプロセス支援フィーチャを有する他の離間配線構造を表す。
【００３９】
基板９００の離間領域におけるプロセス支援フィーチャ９０６は、ビア部分９０４付近の基板９００のトレンチにおいて基板９００の上でフローする場合に、レジスト（詳細に図示せず）の厚さに影響を及ぼす。なお、ここで製造慣習の説明に限り「フロー(flowing)」という用語は、コーティング，リフロー，スピン・オン(spin-on)などを含むが制限されない、基板９００上に材料を載置するための全ての工程を含むことを理解されたい。さらに、ここでの説明は主にレジスト厚さおよびレジスト・フローに触れているが、厚さに影響を及ぼすプロセス支援フィーチャの利用についての同じ概念は、他の状況、例えば、ＩＬＤ(interlevel dielectrics)および他の材料の厚さ均等性を向上させることにも利用できる。
【００４０】
図１５は、選択されたビア位置にてサイズ決め(sizing)を行うプロセス・フローである。図１４について説明したように、多くのビア位置はバスの一部であり、また高密度の狭い配線構造のうちの一部であるため、多くのビア位置はサイズ決めする必要ない。ビア位置の少なくとも半分は、プロセス支援フィーチャを必要としない。多くの実施例では、全てのビア位置の約９０〜９５パーセントはプロセス支援フィーチャを必要としない。従って、図１５に示す方法は、ビア位置のうち最も離間したビア位置（全てのビア位置の約５〜１０パーセント）についてのみ用いられる。
【００４１】
図１５を参照して、方法１０００は、配線構造の比較的離間したビア位置の位置またはその付近のプロセス支援フィーチャを位置決め，離間およびサイズ決めするために用いられる。プロセス支援フィーチャは、前述の形状あるいは他の適用可能な形状に形成できる。さらに、プロセス支援フィーチャは、タイル、あるいはタイルの組合せ、それに他のプロセス支援フィーチャを含むことができる。この実施例では、タイルとプロセス支援フィーチャの他の形状が用いられる。方法１０００は、一つまたはそれ以上のプロセス支援フィーチャが必要もしくは望ましい各ビア位置の特定から開始する。このような各ビア位置について、方法１０００は実施される。方法１０００は、例えば、一つまたはそれ以上のプロセス支援フィーチャの形成を可能にすることを意図するマスキング・レベル用のデータベースの作成の際に実施される。
【００４２】
方法１０００において、ブロック１００２は、ビア位置またはその付近の一つあるいはそれ以上のプロセス支援フィーチャについて最大横方向寸法を導出するために、選択されたビア位置におけるビア部分の寸法のサイズ決めを行う。サイズ決めブロック１００２は、前述のプロセス支援フィーチャの外部寸法、例えば、約３マイクロメートル以上、約１００マイクロメートル以下、もしくはビア位置に関連する相互接続部分の厚さまたは最小幅の約１５０倍程度、に従って、ビア位置をサイズ決めできる。
【００４３】
ブロック１００４において、ビア位置に関連する相互接続部分は、例えば、サイズ決めされた相互接続部分の寸法が、各辺で約１０マイクロメートル以下で導体の寸法を延長する程度で、あるいはビア位置付近の相互接続部分の厚さまたは最小幅の約４倍以下、もしくはビア位置の最小横方向寸法の４倍程度で、プロセス支援フィーチャの内部寸法に一致するように、前述のプロセス支援フィーチャの内部寸法に従ってサイズ決めされる。もちろん、ブロック１００４における特定のサイズ決めは、プロセス支援フィーチャの設計ルール，公差および所望の効果に依存する。ブロック１００４は、プロセス支援フィーチャについて所望の判定を行うべく、必要に応じて一致させなければならない。一般に、ブロック１００４におけるサイズ決めは、ブロック１００２よりも程度ははるかに小さい。
【００４４】
ブロック１００６において、フィーチャの配置がサイズ決めされた相互接続部分の領域において行われないように、ブロック１００４からのサイズ決めされた相互接続部分は引かれる。この動作は、プロセス支援フィーチャと相互接続部分との間にスペースを設けることに相当する。ブロック１００４，１００６は、プロセス支援フィーチャが相互接続部分から離間されない場合（例えば、図１２の配線構造４００）には任意である。
【００４５】
次に、タイル領域がサイズ決めされる。前述のように、タイルなどのダミー構造はプロセス支援フィーチャである。前述の他のプロセス支援フィーチャと同様に、タイルは配線構造の相互接続部分と同じレベルで、同じ材料を利用して形成される。従って、タイル領域はデバイスの所望なフィーチャであり、データベースおよび所望のマスキング・レベルに含まれ、これは、例えば、プロセス支援フィーチャを形成することに関与する同じデータベースおよびレベルでもよい。従来のタイル方式とは異なり、タイル配置(tiling)は必要なところにのみ行われ、一般にこれは離間ビアの近くである。従って、選択的なタイル配置のみが行われる。タイル領域のサイズ決めブロック１００８は、製品半導体デバイスの設計ルールおよび仕様によって決まり、これは当業者であれば理解されよう。
【００４６】
ブロック１００４からの第２のサイズ決めされた相互接続部分は、ブロック１０１０において、ブロック１００８のサイズ決めされたタイル領域から引かれる。次のブロック１０１２において、プロセス支援フィーチャの寸法であるブロック１００２からのサイズ決めされたビア部分は、ブロック１００８のサイズ決めされたタイル領域から引かれる。
【００４７】
最後に、ブロック１０１４において、プロセス支援フィーチャと、相互接続部分と、タイル領域を含むプロセス支援フィーチャの特定の結果は、論理和（ＯＲ）ブロック１０１４にて、同じマスキング・レベルでのマスキング層フィーチャについて得られた全ての結果と統合される。論理ブロック１０１４を含む方法１０００は、マスキング・レベルのデータベースを得るために、デバイスの離間および半離間領域における全てのビア位置について繰り返される。
【００４８】
図１６を参照して、図１０００からのデータベースおよびマスキング・レベルからの一例としてのプロセス支援フィーチャの設計は、半導体デバイス基板１１００に含まれる。プロセス支援フィーチャは、プロセス支援フィーチャ１１０６およびタイル１１０８を含む。離間ビア部分１１０４および相互接続部分１１０２は、配線構造１１０５の一部である。ビア部分１１０４は、本明細書に記載される寸法および位置条件に従って、鍔型プロセス支援フィーチャ１１０６によって横方向に包囲される。タイル１１０８は、プロセス支援フィーチャ１１０６に隣接して位置するタイル領域内にある。この例では、相互接続部分１１０２はプロセス支援フィーチャ１１０６から個別で離間しており、プロセス支援フィーチャ１１０６はタイル領域のタイル１１０８から個別で離間している。（図面の尺度のため）図１６には図示していないが、プロセス支援フィーチャ１１０６は配線構造１１０５から離間している。これらの区分でこれらの構造を形成するためのマスキング・レベル用のデータベースは、方法１０００（図１５に図示）に従って作成される。
【００４９】
プロセス支援フィーチャ１１０６の図１６における右側のタイル領域は、プロセス支援フィーチャ１１０６の他の側よりもタイル１１０８の数が少ない。これは、タイル領域のオーバサイズ領域に重複するプロセス支援フィーチャ１１０６付近の導体１１１０のためである。方法１０００の論理ブロック１０１４に従って、重複するサイズ決めされたフィーチャは、マスキング・レベルの設計ルールおよび所望の結果に従って論理和動作によって統合される。論理和動作の結果は、マスキング・レベル用のデータベースに入れられる。
【００５０】
図１６に示すように、フィーチャ１１０６およびタイル１１０８を含むプロセス支援フィーチャの配置は柔軟性がある。このフィーチャは、ビア位置を中心にして対称に配置する必要はない。また、他の配線構造は、隣接した配線構造のタイル・パターンを二等分できる。なお、通常プロセス支援フィーチャはビア位置付近に配置されるが、配線構造全体に沿って必要ではない。一つの線（図示せず）は、図１６の上付近の配線構造１１０５の下または上にあってもよい。この位置にはプロセス支援フィーチャはないので、配線構造の全長に沿ってプロセス支援フィーチャを有するデバイスに比べて、信号線への容量性結合は少ない。信号線への少ない容量性結合は、デバイス動作を高速にする。
【００５１】
図１７を参照して、半導体デバイス基板１２００の他のフィーチャに対して、別の一例としてのプロセス支援フィーチャ１２０６を示す。この例では、複数の配線構造１２０５は相互接続部分１２０２を含み、複数のビア部分１２０４にて終端する。配線構造１２０５の近接性のため、唯一のプロセス支援フィーチャ１２０６は、他の配線構造１２０５または他のフィーチャ（図示せず）に隣接しないビア部分１２０４付近の配線構造１２０５の側にのみ隣接して配置される。タイル領域内の複数のタイル１２０８は、プロセス支援フィーチャ１２０６および配線構造１２０５に隣接して配置される。
【００５２】
図１７における例は、基板１２００上の複数のフィーチャについての統合および可能なレイアウト設計を示す。特に、方法１０００（図１０に図示）は、複数のフィーチャを形成するためのマスキング層用のデータベースの統合・作成を可能にする。もちろん、例えば、プロセス支援フィーチャ，導体，ビア，タイルなどを含む、さまざまな可能なフィーチャを有する多数の他のレイアウトも、方法１０００の実行および本明細書で説明する実践を行うことによって可能である。
【００５３】
さらに別の実施例では、他の離間フィーチャ付近のプロセス支援フィーチャは、より大きな処理マージンを許す。この実施例では、前述の形成された導体が絶縁層の下にある場合に、フロー工程を実行することによって、絶縁層は少なくとも部分的に形成される。図１８は、半導体デバイス基板１９０の上にあるフィールド絶縁領域１９２を有する半導体デバイス基板１９０を含む。離間された導体１９４は、導体であるワード・ライン１９６と同時に、同じ材料で形成される。離間導体１９４およびワード・ライン１９６の部分は、図１８では図示されていないトランジスタのゲート電極を含む。離間導体１９４およびワード・ライン１９６は、通常シリコン，耐火金属(refractory metal)，耐火金属窒化物またはこれらの材料の任意の一つまたはそれ以上の組合せを含む。
【００５４】
酸化物層１９７は、フィールド絶縁領域１９２，離間導体１９４およびワード・ライン１９６の上に形成される。酸化物層１９７は、コーティング動作（スピン・オン）または被着およびフロー（リフロー）動作を含むフロー工程を利用して少なくとも部分的に形成される。同一レベルでのプロセス支援フィーチャまたは他のフィーチャは離間導体１９４付近には存在しないので、酸化物層１９７は離間導体上で厚さ１９８を有する。ワード・ライン１９６における領域は、離間導体１９４およびその付近の領域に比べて高いフィーチャ密度を有する。酸化物層１９７は、厚さ１９８よりもかなり厚い厚さ１９９を有する。離間導体１９４およびワード・ライン１９６に対するその後のビアの形成は困難になるが、これは酸化物は、ワード・ラインに比べて、離間導体１９４上で速く除去されるためである。この困難により、離間導体１９４に対するオーバエッチ損傷が生じたり、また（より厚い酸化物に起因して）ワード・ライン１９６における電気オープンが生じることがある。
【００５５】
図１９において、離間導体１９４付近のプロセス支援フィーチャ２００の追加は、厚さ変化の問題を軽減する働きがある。厚さ２０２は、厚さ１９９に近い。従って、離間導体１９４およびワード・ライン１９６に対してビアをエッチングすることは、二種類のフィーチャ構造間でより均等になる。
【００５６】
上記の明細書では、本発明について特定の実施例を参照して説明した。ただし、当業者であれば、特許請求の範囲に記載される本発明の範囲から逸脱せずに、さまざまな修正および変更が可能なことが理解されよう。従って、明細書および図面は、制限的な意味ではなく、例示的な意味でみなされるものとし、かかる一切の修正は本発明の範囲に含まれるものとする。
【００５７】
効果，他の利点および課題の解決について、特定の実施例を参照して説明した。ただし、効果，利点，課題の解決および任意の効果，利点あるいは課題の解決を生じせしめる、あるいはより明瞭にする任意の要素は、任意のあるいは全ての請求項の重要，必要あるいは不可欠な特長または要素としてみなされるものではない。本明細書で用いられる、「構成される(compriseまたはcomprising)」という用語、それにその変形は、非包括的な含有を表すことを意図するものであり、要素のリストを構成するプロセス，方法，製品(article)または装置は、これらの要素を含むだけでなく、明白に列挙されていない他の要素、あるいはかかるプロセス，方法，製品または装置に固有の他の要素を含むものとする。
【図面の簡単な説明】
【図１】 トレンチを有するＩＬＤ層と、ＩＬＤ層の上およびトレンチ内に形成されたレジスト層とを有する従来の半導体デバイスの断面図である。
【図２】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図３】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図４】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図５】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図６】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図７】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図８】 図２ないし図７において形成される配線構造のビア位置付近のプロセス支援フィーチャの実施例の上面図である。
【図９】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１０】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１１】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１２】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１３】 配線構造におけるいくつかのビアの位置におけるプロセス支援フィーチャの実施例の図である。
【図１４】 プロセス支援フィーチャが特定のビア位置付近に配置された、半導体デバイス基板の上面図である
【図１５】 本発明の実施例により、プロセス支援フィーチャのサイズ決めおよび配置を行うためのプロセスのフロー図である。
【図１６】 広いトレンチに配置されたビアを有する半導体デバイス基板の上面の拡大図であり、各プロセス支援フィーチャは、図１５のプロセスによりビア付近でサイズ決めおよび配置されている。
【図１７】 本発明の実施例により一例としてのレイアウトにおけるプロセス支援フィーチャおよび複数の配線構造の上面図である。
【図１８】 絶縁層フロー動作中にプロセス支援フィーチャを追加する効果を示す、半導体デバイス基板の断面図である。
【図１９】 絶縁層フロー動作中にプロセス支援フィーチャを追加する効果を示す、半導体デバイス基板の断面図である。
【符号の説明】
５０ マスク
５１ 露光領域
５２ 透明基板
５４ 要素（減衰器）
５６ 移相領域
５８，５９ 放射
６２ 開口部
７０ 電気浮動導体（鍔型フィーチャ）
７２ 相互接続部分
７４ ビア部分
７５，７７ 配線構造
７９ パッシベーション層
８２，８４ ビア位置
８６ 最小幅
１９０ 半導体デバイス基板
１９２ フィールド絶縁領域
１９４ 導体
１９６ ワード・ライン
１９７ 酸化物層
１９８，１９９，厚さ
２００ プロセス支援フィーチャ
２０２ 第２ＩＬＤ層
２０３，２０５ トレンチ
２０４ リソグラフィ・レジスト層
２１０ プロセス支援フィーチャ（トレンチ）
２２０ 半導体デバイス工作物
２２２ フィールド絶縁領域
２２４ ゲート誘電層
２２６ ゲート電極
２２８ 側壁スペーサ
２３０ 被ドーピング領域
２３２ 第１ＩＬＤ層
２３４ 開口部
２３６ 導電性プラグ
２４０ 第２絶縁層
２４２ 相互接続トレンチ
２４４，２４６ 相互接続
２４８ エッチ・ストップ層（キャッピング層）
４００ プロセス支援フィーチャ（配線構造）
４０２ 相互接続部分
４０４ ビア部分
４０６ 拡大パッドフィーチャ
４１０ ビア位置
５００ 配線構造
５０２ 相互接続部分
５０４ ビア部分
５０６ プロセス支援フィーチャ（二重構造）
６０２ 相互接続部分
６０３ ビア部分
６０５ ビア部分
６０６ 相互接続部分
６０８ プロセス支援フィーチャ
６１２，６１４ 配線構造
６１６ 距離
７００ 配線構造
７０２ 相互接続部分
７０４ ビア部分
７０６ 円弧型プロセス支援フィーチャ
８００ 配線構造
８０６ プロセス支援フィーチャ
８０２ 相互接続部分
８０４ ビア部分
８０６ 鍔型構造
８０８ 隣接配線構造
９００ 半導体デバイス基板
９０２ 相互接続部分
９０４ ビア部分
９０６ プロセス支援フィーチャ
９０８，９１０ 配線構造
１１００ 半導体デバイス基板
１１０２ 相互接続部分
１１０４ ビア部分
１１０５ 配線構造
１１０６ プロセス支援フィーチャ
１１０８ タイル
１１１０ 導体
１２００ 半導体デバイス基板
１２０２ 相互接続部分
１２０４ ビア部分
１２０５ 配線構造
１２０６ プロセス支援フィーチャ
１２０８ タイル
【産業上の利用分野】
本発明は、半導体デバイス，マスクおよびこれらを形成あるは設計するための方法に関し、さらに詳しくは、ビア位置(via locations)にて、あるいはその付近にあるプロセス支援フィーチャ(process-assist features)に関する。
【０００２】
【従来の技術】
半導体製造プロセスにおいて、さまざまなプロセス工程およびシーケンスでは、半導体デバイスの非平坦なフィーチャ(topographical features)が生じることがある。このフィーチャは、デバイスにおいて所望の機能を提供するために必要である。しかし、このフィーチャによって生じる形状変化は、半導体製造プロセスにおいて、また最終製品半導体デバイスの動作において特定の問題を提起することがある。
【０００３】
これらの問題は、製造中にデバイスのビア位置(via locations)において特に現れる。例えば、ビアを印刷するための露光エネルギおよび手順は、レジストの最大厚さを考慮しなければならないが、レジスト厚さは変化する。この問題により、同一ダイ上の部分でオーバエッチ(overetch)またはアンダーエッチ(underetch)が生じることがあり、これはレジストが厚くなるとアスペクト比(aspect ratio)が増加するので、エッチ速度(etch rate)が低下するという点で生じる遅延(lag)問題に起因する。本明細書では、開口部のアスペクト比は、開口部の幅に対する開口部の深さの比である．
別の問題には、移相マスク(phase shifting mask)を利用する場合の「サイドローブ現象(side-lobing)」がある。放射が移相マスクを通過すると、レジストに印刷されるフィーチャのエッジ部付近で放射の二次ピークが生じる。レジストは、レジストが厚い位置にてレジストを露光するために、より高レベルの放射を必要とする。しかし、放射が高すぎると、二次ピークはレジスト内でパターンを露光するために必要なエネルギ・レベルを超えることがある。これらは一般にパターンのエッジ付近で生じるので、「サイドローブ現象」と呼ばれる。より厚いレジストに必要な最小露光がサイドローブが生じる前に最大露光を超えると、プロセスは機能しない。
【０００４】
上記の問題は、相互接続などのためにデュアル・インレイド(dual-inlaid)開口部を形成するためのプロセスであるＴＦＶＬ(trench first, via last)製造手順において特に明白であり、ここでトレンチはビア開口部より前に形成される。レジスト厚さ変化の例を図１に示す。図１において、半導体デバイス工作物(semiconductor device workpiece)１００の一部は絶縁層１０２を含み、ここで狭いトレンチ１０３および広いトレンチ１０５がすでに形成済みである。半導体デバイス工作物１００は、単結晶半導体ウェハ，絶縁体上半導体(semiconductor-on-insulator)あるいは半導体デバイスを形成するために用いるのに適した他の基板など、半導体デバイス基板（完全には図示せず）を含むという点で従来通りである。当業者に理解されるように、半導体デバイス基板は、特定の場合で所望されるように、能動素子，受動素子，絶縁素子，導電素子および他の素子を含むさまざまな層および構成からなることができる。
【０００５】
レジスト層１０４は、絶縁層１０２上およびトレンチ１０３，１０５内に形成される。トレンチの形状および位置，（被覆したときの）レジスト層１０４の粘度それに他の流体機械特性により、レジスト層１０４は最上面において平坦でなく、広いトレンチ１０５および狭いトレンチ１０３内で異なる厚さを有する。レジスト層１０４は、ビアが形成される位置であるビア位置に対応してパターニングされる。トレンチ幅が増加すると、トレンチ内のレジスト厚は減少する。例えば、狭いトレンチ１０３内のレジストの厚さＡは、広いトレンチ１０５内のレジスト１０４の厚さＢよりも大きい。
【０００６】
開口部１０６，１０８は、ビア位置に対応して、レジスト層１０４内に形成される。開口部１０６，１０８を形成する前に、レジスト層１０４は、レジスト開口部１０６（例えば、約２．５マイクロメートル）が形成される部分のほうがレジスト開口部１０８（例えば、約１．７マイクロメートル）が形成される部分に比べてかなり厚い。ある技術では、開口部１０６を形成する際にレジスト層１０４を露光するために必要な放射エネルギは、移相マスクを利用する場合に、サイドローブ現象が現れる前に最大エネルギを超えてしまう。
【０００７】
【発明が解決しようとする課題】
レジスト開口部１０６，１０８が形成できても、大きすぎるエッチ遅延(etchlag)が生じることがある。レジスト開口部１０６，１０８を形成した後、一般には下層導体(underlying conductor)（図示せず）を接続するビア開口部を形成するために、絶縁層１０２はエッチングされる。レジスト開口部１０８のアスペクト比はレジスト開口部１０６のアスペクト比よりも小さいので、絶縁層１０２はレジスト開口部１０８の下でより速くエッチングする。アスペクト比が小さくなると、エッチング剤およびエッチ生成物は、レジスト開口部１０６よりもエッチ開口部１０８のほうが出入りしやすい。その結果、絶縁層１０２は、レジスト開口部１０６，１０８の下の絶縁層を除去するために異なる時間を必要とする。問題としては、レジスト開口部１０６の下の絶縁層を全て洗浄しないことや、レジスト開口部１０８の下にある下層導体（図示せず）をオーバエッチングすることが含まれる。比較的狭い開口部を形成して、絶縁層１０２をこの開口部から洗浄しても、比較的広い開口部は、絶縁層１０２を洗浄する際に広くなりすぎることがある。
【０００８】
【実施例】
添付の図面において、本発明は一例として図示され、制限するものではない。なお、図面において、同様な参照番号は同様な要素を表すものとする。
【０００９】
なお、当業者であれば、図面の要素は簡単明瞭にするために図示されており、必ずしも縮尺通りではないことが理解されよう。例えば、図面中の一部の要素の寸法は、本発明の実施例の理解を助けるために、他の要素に対して誇張されることもある。
【００１０】
半導体デバイス内の配線構造のビア位置またはその付近の少なくとも一つのプロセス支援フィーチャ(process-assist feature)は、処理あるいは以降の処理中の処理マージン(processing margin)を改善するために用いられる。本発明の少なくとも一部の実施例について、プロセス支援フィーチャは、ビア位置上においてフロー可能な層(flowable layer)をより均等にするのを助ける。一般に、これはビア開口部の形成を助けることができる。プロセス支援フィーチャ上にレジスト層が形成されると、このレジストはデバイス内のほとんどのビア位置上でより均等な厚さを有する。ビア位置上に絶縁層が形成されると、この絶縁層はデバイス内のほとんどのビア位置上でより均等な厚さを有する。レジスト露光またはビア開口部エッチング中の制御が改善されると、処理マージンを大きくすることができる。本明細書で説明する実施例は、プロセス支援フィーチャを配置する際の柔軟性を示す。本発明は特許請求の範囲によって定められ、以下の説明を読むことで理解を深めることができよう。
【００１１】
本明細書では、別段記載のない限り、「濃密な(dense)」および「密度(density)」という用語は、半導体デバイスまたは工作物の特定領域のフィーチャ(feature)（例えば、配線構造，プラグ，ゲート電極および他の能動ならびに受動素子）密度を表す。例えば、半導体デバイスのより濃密な領域は、デバイスの濃密でない領域（例えば、配線構造またはビアが周りにないトレンチなど）に比べて、特定の領域（例えば、配線構造，ビアなど）に位置するフィーチャによって占められる面積が大きい。
【００１２】
デュアル・インレイド配線構造は、図２ないし図７に示すように形成される。この特定の実施例において、ＴＦＶＬデュアル・インレイド・プロセスは、配線構造を形成するために用いられる。本明細書では、導体である配線構造は、相互接続部分およびビア部分を含む。相互接続部分は半導体デバイス内で電位または信号を横方向(laterally)に伝え、ビア部分は半導体デバイス内で電位または信号を縦方向(vertically)に伝える。本明細書で用いられる、ビア位置とは、配線構造のビア部分が位置する、あるいはその後形成されるところの上面から見た部分である。従って、基板の上面を参照する場合には、ビア位置およびビア部分は同義的に用いることができる。
【００１３】
図２は、半導体デバイス工作物２２０の一部の図を含み、これは単結晶半導体基板，絶縁体上半導体基板または半導体デバイスを形成するのに適した任意の他の基板を含むことができる。フィールド絶縁領域(field isolation regions)２２２および被ドーピング領域(doped regions)２３０は、工作物２２０の部分内に、あるいはその部分から形成される。被ドーピング領域は、ソース，ドレインまたはソース／ドレイン領域（電流伝達電極）である。ゲート誘電層２２４およびゲート電極（制御電極）２２６は、被ドーピング領域２３０の部分と、被ドーピング領域２３０間にある工作物２２０の一部の上にある。側壁スペーサ２２８は、ゲート誘電層２２４およびゲート電極２２６の側面に沿って形成される。
【００１４】
第１インタレベル誘電（ＩＬＤ：interlevel dielectric）層２３２は、図示のトランジスタのために工作物２２０およびゲート構造の上に形成される。第１ＩＬＤ層は、導電性プラグ２３６を含む開口部２３４を形成するためにパターニングされる。第２絶縁層２４０は形成され、また相互接続トレンチ２４２を含むようにパターニングされる。導電層は、絶縁層２４０上およびトレンチ２４２内に被着される。化学機械研磨(chemical-mechanical polishing)などの平坦化工程(planarization act)は、トレンチ２４２の外部にある導電層を除去して、図２に示すように相互接続２４４，２４６を形成するために実施される。相互接続２４４，２４６は、半導体デバイスの他の部分（図示せず）に電気接続を行う。エッチ・ストップ層またはキャッピング層２４８は、相互接続２４４，２４６上に形成される。第２ＩＬＤ層２０２は、エッチ・ストップ層２４８上に形成される。
【００１５】
一般に、第１ＩＬＤ層２３２，絶縁層２４０および第２ＩＬＤ層２０２は、酸化物，窒化物，酸窒化物または約３．８以下の誘電率(dielectric constant)を有する低ｋ材料の少なくとも一つの膜を含む。エッチ・ストップまたはキャッピング層２４８は、第２ＩＬＤ層２０２を介してエッチングする場合に用いられるプロセスの銅拡散ブロック(copper diffusion block)のエンドポイント検出を可能にするために、第２ＩＬＤ層２０２とは異なる材料を一般に含む。導電性プラグ２３６および相互接続２４４，２４６は、大部分ドーピングされたシリコン，タングステン，アルミニウム，銅などを含む。本明細書で用いられる、「大部分(mostly)」とは少なくとも半分を意味する。従って、導電性プラグ２３６および相互接続２４４，２４６の少なくとも半分は、上記の材料の一つである。一般に、導電性プラグ２３６および相互接続２４４，２４６は、接着膜またはバリア膜を含む。層２４８は、相互接続２４４，２４６内の銅が工作物２２０内に移動する可能性を低減するためのキャッピング層でもよい。ここまで半導体デバイスを形成するプロセスは従来通りである。
【００１６】
第２ＩＬＤ層２０２は従来のようにパターニングされ、図３に示すようにトレンチ２０３，２０５を含む。トレンチ２０３，２０５は、配線構造の相互接続部分が形成される領域に相当する。トレンチ２０３，２０５の長さは、図示のように図３の内および外に延在する。トレンチ２０３，２０５と同じレベルで形成される全てのトレンチのうち、トレンチ２０３は最小幅を有し、トレンチ２０５は最大幅を有する。非制限的な例では、トレンチ２０３は約０．８マイクロメートルの幅を有し、トレンチ２０５は少なくとも５．０マイクロメートルの幅を有する。明らかに、トレンチ２０３，２０５の幅はより広くても、あるいは狭くてもよい。例えば、トレンチ２０３の幅は約０．３マイクロメートルよりも狭くてもよく、またトレンチ２０５の幅は約１１．０マイクロメートルよりも広くてもよい。
【００１７】
トレンチ２０３，２０５は、図１で説明したトレンチ１０３，１０５と同様である。ただし、従来技術とは異なり、プロセス支援フィーチャ２１０がレイアウトに追加されている。プロセス支援フィーチャ２１０の存在は、トレンチ２０３，２０５を形成するために用いられる処理（印刷およびエッチング工程）にそれほど影響を及ぼさない。この特定の実施例では、プロセス支援フィーチャ２１０は、トレンチ２０３の端部付近のトレンチを含み、トレンチ２０３をその三辺に沿って包囲する。プロセス支援フィーチャの形状および寸法の詳細については、以下で説明する。
【００１８】
任意の接着層（詳細に図示せず）と、フロー可能な膜として一般に被覆されるリソグラフィ・レジスト層(lithographic resist layer)２０４とは、図４に示すように、絶縁層２０２上、それにトレンチ２０３，２０５およびプロセス支援フィーチャ２１０内に形成される。プロセス支援フィーチャ２１０は、トレンチ２０３内およびその付近のレジスト層２０４の厚さを低減するのを助け、このトレンチ２０３の端部はビア位置８４に相当する。点線２１２は、図１に示す従来技術の場合のように、プロセス支援フィーチャ２１０が存在しない場合のレジスト層２０４を示す。
【００１９】
レジスト層２０４は、図５に示すように、石英などの透明基板５２を含むマスク５０を利用してパターニングされる。一実施例において、要素５４は珪化モリブデンである。要素５４は、放射強度の約５〜１０パーセントがレジスト層２０４に達するのを許す減衰器である。マスクは、少なくとも一部の放射が要素５４を通過するので少なくとも破壊的な干渉が生じる位置に相当する、移相領域(phase shifting regions)５６を有する。放射５８は、レジスト層２０４を選択的に露光するために用いられる。典型的な状態では、大きな放射は要素５４を通過せず、また移相領域付近でも通過しない。移相領域５６から離れた別の領域では、放射５９は下のレジスト層２０４内の領域５１を通過・露光する。この露光領域５１はビア位置に相当し、この下では、配線構造のビア部分がその後形成される。この実施例において、ポジ・レジスト(positive-acting resist)が用いられる。別の実施例では、ネガ・レジスト(negative-acting resist)を利用でき、マスク５０はネガ・レジスト用に調整されたパターンを有する必要がある。ポジおよびネガ・レジストならびにそのためのマスク調整を利用する原理は、当業者に周知である。
【００２０】
レジスト層２０４はトレンチ２０３，２０５内でより均等な厚さを有するので、トレンチ２０３，２０５内のレジスト層２０４を露光するために必要な放射量はほぼ同量である。より均等な厚さは、トレンチ２０３内のレジスト層２０４を露光するために必要な最小放射は図１のトレンチ１０３の場合に比べて低いという点で、処理マージンを増加する。移相マスクを利用する際に高い放射で発生するサイドローブ現象の可能性は大幅に低減される。レジスト層２０４は、レジスト層２０４の露光部分５１を除去するために、露光後に現像される。レジスト層２０４のより均等な厚さは、工作物全体でレジスト開口部のアスペクト比をより均等にする。従って、エッチ遅延および他のエッチ関連問題の程度は、図１に示す従来技術に比べて大幅に低減される。また、開口部の寸法のばらつきも低減される。
【００２１】
第２ＩＬＤ層２０２および層２４８は順次エッチングされ、図６に示すように開口部６２を画定する。相互接続２４４，２４６の部分は、開口部の底に沿って露出される。点線は、トレンチ２０３，２０５の底のレベルを表し、これは以降形成される配線構造の相互接続とビア部分との間の境界に相当する。次に、レジスト層２０４は除去される。
【００２２】
少なくとも一つの導電膜は絶縁層２０２上に形成され、開口部６２，トレンチ２０３，２０５およびプロセス支援フィーチャ２１０を完全に充填する。化学機械研磨などの平坦化工程は、図７に示すように、開口部６２，トレンチ２０３，２０５およびプロセス支援フィーチャ２１０の外側にある導電膜の部分を除去するために実施される。電気浮動導体(electrically floating conductor)７０は、プロセス支援フィーチャ（トレンチ）２１０内に形成される。配線構造７５，７７は、トレンチ２０３，２０５および開口部６２内に形成される。配線構造７５，７７のそれぞれはデュアル・インレイド導電性構造であり、相互接続部分７２およびビア部分７４を含む。配線構造７５，７７内の点線は、相互接続７２とビア部分７４との間の区分線を示す。パッシベーション層(passivation layer)７９は、絶縁層２０２および配線構造７５，７７上に形成され、実質的に完成した半導体デバイスをなす。
【００２３】
図示していないが、ゲート電極２２６および他の被ドーピング領域２３０など、他の電子部品も形成され、電気接続が行われる。必要ならば、他のＩＬＤ層および他の配線構造のレベルも追加できる。これらの他のＩＬＤ層および配線構造レベルは、第２ＩＬＤ層２０２および配線構造７５，７７について説明したのと同様なプロセスを利用して形成される。
【００２４】
図８は、配線構造７５および電気浮動導体７０の上面図を含み、この電気浮動導体７０は、ビア部分７４（配線構造７５内の枠で囲った「Ｘ」によって示される）をその三辺で横方向に包囲する鍔型フィーチャ(collar-shaped feature)である。相互接続部分７２は相互接続トレンチ２０３内に形成され、ビア部分７４は前述の開口部６２内に形成される。相互接続部分７２は、厚さ（図８のページ内に延在する）と、上面からみた最小幅８６とを有する。この厚さは、トレンチ２０３の深さに相当する。一つの特定の実施例では、この厚さは約０．６マイクロメートルであり、最小幅８６は約０．８マイクロメートルである。明らかに、他の厚さおよび最小幅も可能である。
【００２５】
鍔型フィーチャ７０の外部長さおよび幅のそれぞれは、鍔型フィーチャ７０の外枠がビア部分７４からある距離だけ離れるようになっており、ここでこの距離は１００マイクロメートル以下であり、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約１５０倍である。約５０，２０または９マイクロメートル、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の５０倍，３０倍または１５倍を含め、この距離について多くの他の寸法も利用できる。鍔型フィーチャ７０の外部の横寸法は、一般に約３マイクロメートル以上である。
【００２６】
ビア部分７４に隣接する鍔型フィーチャ７０の内部寸法は、鍔型フィーチャ７０が約１０マイクロメートル以下の距離、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約１５倍の距離だけ配線構造７５から離間する寸法である。外部寸法と同様に、約５または２マイクロメートル、あるいは鍔型フィーチャ７０付近の相互接続部分７２の厚さまたは最小幅８６の約９倍，４倍，２倍または１．５倍を含め、内部寸法について他の多くの値を利用してもよい。
【００２７】
この特定の実施例において、鍔型フィーチャ７０は、一つのプロセス支援フィーチャの一例である。鍔型フィーチャ７０の少なくとも一辺は、通常少なくとも約３マイクロメートルであるが、約１００マイクロメートル以下である、上面から見た辺寸法を有する。プロセス支援フィーチャの他の態様と同様に、他の寸法を利用してもよい。例えば、別の設計では、辺寸法は約６〜３０マイクロメートルの範囲でもよい。一つの特定の実施例では、辺寸法は２０マイクロメートルである。
【００２８】
ここで、図８に示すように、鍔型フィーチャ７０の位置に対するレジスト層２０４（図４）の厚さについて注目する。図４と図８との間の関係を理解するのを助けるために、鍔型フィーチャ７０はトレンチ２１０に相当し、相互接続部分７２はトレンチ２０３に相当する。レジスト層２０４は、ビア位置（ビア部分７４）にてトレンチの外側の直接隣接する位置８４にて第１厚さを有し、また位置８２にて第２厚さを有する。位置８２はトレンチ２０３の外側でこれに隣接し、最寄りのビア位置（ビア部分７４に相当するビア位置を含む）または別の相互接続から少なくとも５０マイクロメートル離れている。一般に、第１厚さは第２厚さの約９５パーセント以下であり、多くの場合、第２厚さの約９２パーセント以下である。別の実施例では、第１厚さは、第２厚さの約８９パーセント、もしくは８５パーセント以下でもよい。測定点の間の距離はさらに大きくてもよい（例えば、約９０マイクロメートル離れていてもよい）。
【００２９】
第２厚さについて、最寄りのビア位置または別の相互接続からの距離が５０マイクロメートル以上に、例えば９０マイクロメートル増加しても、第１厚さと第２厚さとの間の差は大幅に変化してはならない。プロセス支援フィーチャは、離間したビア（他のビアおよび相互接続から約５０マイクロメートルのわずか数個のビア）について最も必要とされ、またバスまたは電源配線用の複数のビアについても少なくとも必要とされる。
【００３０】
別の実施例も利用できる。図９を参照して、配線構造７００は、上記の配線構造７５と同様に、相互接続部分７０２およびビア部分７０４を含む。円弧型プロセス支援フィーチャ７０６は、図８の直線的なプロセス支援フィーチャ２１０の代わりに用いられる。円弧型プロセス支援フィーチャ７０６は、（上面からみて）ビア部分７０４内に位置する中心点を有し、ビア部分７０４にて三辺に沿って横方向に包囲する。プロセス支援フィーチャ２１０についてすでに説明した寸法の全てではないにしてもほとんどは、プロセス支援フィーチャ７０６に当てはまる。
【００３１】
図１０を参照して、プロセス支援フィーチャは、配線構造８００付近の隣接配線構造８０８の延長である鍔型構造である。配線構造８００は、相互接続部分８０２およびビア部分８０４を含む。鍔型構造８０６は、ビア部分８０４の三辺を包囲する。隣接配線構造８０８は、例えば、別の電源電位にて接地され、あるいは能動回路に電気接続される。プロセス支援フィーチャ８０６の境界は、図１０において点線で示される。実際、プロセス支援フィーチャ８０６は、配線構造８０８の相互接続部分からの横方向の延長を含む。プロセス支援フィーチャ８０６について、接触や、他の導電目的あるいは意図的な電気目的はない。鍔型構造８０６の寸法は、プロセス支援フィーチャの他の実施例の寸法と実質的に同じであるが、ただし、鍔型構造８０６は、隣接配線構造８０８の延長として形成される鍔型構造に必要な程度で、少なくとも外側境界寸法が若干異なることがある点を除く。
【００３２】
図１１を参照して、プロセス支援フィーチャ５０６は、配線構造５００のビア部分５０４付近で配線構造５００の２つの対置する側のそれぞれに配置される二重構造である。ビア部分５０４は、上記の図面で説明した末端ではなく、相互接続部分５０２の中間部分に位置する。二重構造５０６は、配線構造５００の各側に配置され、上記の実施例と同様な寸法（外形寸法およびビア部分５０４からの間隔）を有する。あるいは、二重構造５０６は配線構造の５００の延長（以下の図１２で説明するものと同様）でもよく、もしくは延長として隣接配線フィーチャ（図示せず）の一部でもよい。別の配線構造（図示せず）が配線構造５００の一辺の近くにある場合、その一辺に沿って位置する構造５０６は必要なく、あるいは順番が第１プロセス支援フィーチャ５０６，配線構造５００，他の配線構造および第２プロセス支援フィーチャ５０６となるように、他の配線構造に沿って配置してもよい。
【００３３】
図１２を参照して、別のプロセス支援フィーチャ４００は、拡大パッドフィーチャ４０６の一部である。拡大パッドフィーチャ４０６は、ビア位置４０４における配線構造４００の延長である。配線構造４００は、相互接続部分４０２およびビア部分４０４を有する。拡大パッドフィーチャ４０６は、ビア位置４１０から延在する外部寸法を有する。この外部寸法は、図８で説明したものと同じでもよい。拡大パッドフィーチャ４０６は、配線構造４００から離間していない点を除いて、図８の鍔型フィーチャ７０と同様である。点線４０８は、ビア位置４１０に延長した相互接続部分４０２の形状に相当する。拡大パッドフィーチャ４０６は、主としてアルミニウム，銅または他の金属など、配線構造４００と同じ材料からなり、あるいは他の導電性材料からなる。拡大パッドフィーチャ４０６は、相互接続部分４０２と同じ層内で、半導体デバイスと同じレベルにある。
【００３４】
図１３を参照して、配線構造６１２は、別の配線構造６１４から距離６１６だけ離間している。この距離は、一般に少なくとも約１０マイクロメートルである。別の実施例では、この距離は約２０，３０，５０または１００マイクロメートルもしくはそれ以上でもよい。
【００３５】
配線構造６１２は、相互接続部分６０６およびビア部分６０５を含む。図１３の上面からみると、ビア部分６０５は横方向の幅および横方向の長さを有し、横方向の面積を占める。この実施例では、横方向の幅は、ビア部分６０５の横方向の幅および長さのうち最小横方向寸法である。横方向長さを横方向幅で割った値は、少なくとも約２であり、横方向の面積の値は最小横方向寸法の値の少なくとも約５倍である。一つの特定の実施例では、横方向幅は約０．８マイクロメートルであり、横方向長さは約４．０マイクロメートルである。この実施例では、プロセス支援フィーチャはビア部分６０５付近に配置する必要はなく、そのためビア部分６０５の約１０マイクロメートル以内にはプロセス支援フィーチャはない。別の実施例では、プロセス支援フィーチャは、最寄りのプロセス支援フィーチャから２０，３０，５０または１００マイクロメートルあるいはそれ以上のところにあってもよい。
【００３６】
配線構造６１４は、相互接続部分６０２およびビア部分６０３を含む。各ビア部分は横方向の幅および横方向の長さを有し、横方向の面積を占める。この実施例では、横方向幅および横方向長さはほぼ同じ（例えば、０．６マイクロメートル）であり、そのためそれぞれはビア部分６０３の最小横方向寸法の例である。各ビア部分６０３について、横方向長さを横方向幅で割った値は約５以下であり、横方向面積の値は横方向最小寸法の値の約１０倍以下である。これらの寸法では、少なくとも一つのプロセスフィーチャはビア位置付近で利用できる。配線構造６１４の一部であるプロセス支援フィーチャ６０８は、最寄りのビア部分６０３の１０マイクロメートル以内にある。明らかに、別の実施例では、プロセス支援フィーチャとビア部分との間の距離は、図８で説明した鍔型フィーチャ７０と相互接続部分７４との間の離間距離について説明した距離でもよい。図１３において、配線構造６１内の点線は、プロセス支援フィーチャ６０８と相互接続部分６０２との間の境界を示す。プロセス支援フィーチャ６０８は比較的特異な形状を有してもよく、それでもその目的を果たす。また、プロセス支援フィーチャ８０６と同様に、プロセス支援フィーチャ６０８は意図的な電気目的を果たさず、この特定の実施例におけるその存在は、ビア部分６０３が形成されるビア位置付近でのレジスト厚さを低減するためである。
【００３７】
プロセス支援フィーチャの用途については、図１４に示すレイアウトでより明らかになろう。半導体デバイス基板９００は、配線構造９０８，９１０を含む。配線構造９１０は、少なくとも一つの広い配線構造と、多くの狭く、間隔が密な配線構造、もしくはその組合せを含む。配線構造９１０は、同じレベルに形成される他の全ての配線の最小相互接続幅の少なくとも約４倍である相互接続幅を有する。図示していないが、配線構造９１０は多くのビア部分を含む。配線構造のビア部分の任意の一つの約２０マイクロメートル以内にある全ての点によって区切られる領域を見ると、（相互接続部分レベルでの）フィーチャ密度(feature density)が少なくとも約１０パーセントの場合には、プロセス支援フィーチャは必要ない。それぞれのフィーチャ密度および配線構造９１０の相互接続幅のため、プロセス支援フィーチャは配線構造９１０のビア部分には通常用いられない。用いられるとしたら、配線構造９１０の外側付近にあるかもしれないが、図１４では図示されていない。
【００３８】
離間した配線構造９０８は、相互接続部分９０２およびビア部分９０４を含む。配線構造９１０のフィーチャ密度について検討した領域の同じサイズを利用して、プロセス支援フィーチャのない離間配線構造のフィーチャ密度は、相互接続レベルにて約５０パーセント以下である。配線構造９０８の相互接続幅は、同じレベルに形成された他の全ての配線の最小相互接続幅の約２０倍である。それぞれの相互接続幅およびフィーチャ密度のため、プロセス支援フィーチャ９０６は、ビア部分９０４付近の相互接続部分レベルにてレイアウトに追加され、各プロセス支援フィーチャ９０６は前述のような寸法を有する。なお、プロセス支援フィーチャ９０６は、相互接続部分９０２の全長ではなく、ビア位置付近にのみ追加されている。記されていないが、他の太い縦の実線は、配線構造９０８と同様な、相互接続部分，ビア部分およびプロセス支援フィーチャを有する他の離間配線構造を表す。
【００３９】
基板９００の離間領域におけるプロセス支援フィーチャ９０６は、ビア部分９０４付近の基板９００のトレンチにおいて基板９００の上でフローする場合に、レジスト（詳細に図示せず）の厚さに影響を及ぼす。なお、ここで製造慣習の説明に限り「フロー(flowing)」という用語は、コーティング，リフロー，スピン・オン(spin-on)などを含むが制限されない、基板９００上に材料を載置するための全ての工程を含むことを理解されたい。さらに、ここでの説明は主にレジスト厚さおよびレジスト・フローに触れているが、厚さに影響を及ぼすプロセス支援フィーチャの利用についての同じ概念は、他の状況、例えば、ＩＬＤ(interlevel dielectrics)および他の材料の厚さ均等性を向上させることにも利用できる。
【００４０】
図１５は、選択されたビア位置にてサイズ決め(sizing)を行うプロセス・フローである。図１４について説明したように、多くのビア位置はバスの一部であり、また高密度の狭い配線構造のうちの一部であるため、多くのビア位置はサイズ決めする必要ない。ビア位置の少なくとも半分は、プロセス支援フィーチャを必要としない。多くの実施例では、全てのビア位置の約９０〜９５パーセントはプロセス支援フィーチャを必要としない。従って、図１５に示す方法は、ビア位置のうち最も離間したビア位置（全てのビア位置の約５〜１０パーセント）についてのみ用いられる。
【００４１】
図１５を参照して、方法１０００は、配線構造の比較的離間したビア位置の位置またはその付近のプロセス支援フィーチャを位置決め，離間およびサイズ決めするために用いられる。プロセス支援フィーチャは、前述の形状あるいは他の適用可能な形状に形成できる。さらに、プロセス支援フィーチャは、タイル、あるいはタイルの組合せ、それに他のプロセス支援フィーチャを含むことができる。この実施例では、タイルとプロセス支援フィーチャの他の形状が用いられる。方法１０００は、一つまたはそれ以上のプロセス支援フィーチャが必要もしくは望ましい各ビア位置の特定から開始する。このような各ビア位置について、方法１０００は実施される。方法１０００は、例えば、一つまたはそれ以上のプロセス支援フィーチャの形成を可能にすることを意図するマスキング・レベル用のデータベースの作成の際に実施される。
【００４２】
方法１０００において、ブロック１００２は、ビア位置またはその付近の一つあるいはそれ以上のプロセス支援フィーチャについて最大横方向寸法を導出するために、選択されたビア位置におけるビア部分の寸法のサイズ決めを行う。サイズ決めブロック１００２は、前述のプロセス支援フィーチャの外部寸法、例えば、約３マイクロメートル以上、約１００マイクロメートル以下、もしくはビア位置に関連する相互接続部分の厚さまたは最小幅の約１５０倍程度、に従って、ビア位置をサイズ決めできる。
【００４３】
ブロック１００４において、ビア位置に関連する相互接続部分は、例えば、サイズ決めされた相互接続部分の寸法が、各辺で約１０マイクロメートル以下で導体の寸法を延長する程度で、あるいはビア位置付近の相互接続部分の厚さまたは最小幅の約４倍以下、もしくはビア位置の最小横方向寸法の４倍程度で、プロセス支援フィーチャの内部寸法に一致するように、前述のプロセス支援フィーチャの内部寸法に従ってサイズ決めされる。もちろん、ブロック１００４における特定のサイズ決めは、プロセス支援フィーチャの設計ルール，公差および所望の効果に依存する。ブロック１００４は、プロセス支援フィーチャについて所望の判定を行うべく、必要に応じて一致させなければならない。一般に、ブロック１００４におけるサイズ決めは、ブロック１００２よりも程度ははるかに小さい。
【００４４】
ブロック１００６において、フィーチャの配置がサイズ決めされた相互接続部分の領域において行われないように、ブロック１００４からのサイズ決めされた相互接続部分は引かれる。この動作は、プロセス支援フィーチャと相互接続部分との間にスペースを設けることに相当する。ブロック１００４，１００６は、プロセス支援フィーチャが相互接続部分から離間されない場合（例えば、図１２の配線構造４００）には任意である。
【００４５】
次に、タイル領域がサイズ決めされる。前述のように、タイルなどのダミー構造はプロセス支援フィーチャである。前述の他のプロセス支援フィーチャと同様に、タイルは配線構造の相互接続部分と同じレベルで、同じ材料を利用して形成される。従って、タイル領域はデバイスの所望なフィーチャであり、データベースおよび所望のマスキング・レベルに含まれ、これは、例えば、プロセス支援フィーチャを形成することに関与する同じデータベースおよびレベルでもよい。従来のタイル方式とは異なり、タイル配置(tiling)は必要なところにのみ行われ、一般にこれは離間ビアの近くである。従って、選択的なタイル配置のみが行われる。タイル領域のサイズ決めブロック１００８は、製品半導体デバイスの設計ルールおよび仕様によって決まり、これは当業者であれば理解されよう。
【００４６】
ブロック１００４からの第２のサイズ決めされた相互接続部分は、ブロック１０１０において、ブロック１００８のサイズ決めされたタイル領域から引かれる。次のブロック１０１２において、プロセス支援フィーチャの寸法であるブロック１００２からのサイズ決めされたビア部分は、ブロック１００８のサイズ決めされたタイル領域から引かれる。
【００４７】
最後に、ブロック１０１４において、プロセス支援フィーチャと、相互接続部分と、タイル領域を含むプロセス支援フィーチャの特定の結果は、論理和（ＯＲ）ブロック１０１４にて、同じマスキング・レベルでのマスキング層フィーチャについて得られた全ての結果と統合される。論理ブロック１０１４を含む方法１０００は、マスキング・レベルのデータベースを得るために、デバイスの離間および半離間領域における全てのビア位置について繰り返される。
【００４８】
図１６を参照して、図１０００からのデータベースおよびマスキング・レベルからの一例としてのプロセス支援フィーチャの設計は、半導体デバイス基板１１００に含まれる。プロセス支援フィーチャは、プロセス支援フィーチャ１１０６およびタイル１１０８を含む。離間ビア部分１１０４および相互接続部分１１０２は、配線構造１１０５の一部である。ビア部分１１０４は、本明細書に記載される寸法および位置条件に従って、鍔型プロセス支援フィーチャ１１０６によって横方向に包囲される。タイル１１０８は、プロセス支援フィーチャ１１０６に隣接して位置するタイル領域内にある。この例では、相互接続部分１１０２はプロセス支援フィーチャ１１０６から個別で離間しており、プロセス支援フィーチャ１１０６はタイル領域のタイル１１０８から個別で離間している。（図面の尺度のため）図１６には図示していないが、プロセス支援フィーチャ１１０６は配線構造１１０５から離間している。これらの区分でこれらの構造を形成するためのマスキング・レベル用のデータベースは、方法１０００（図１５に図示）に従って作成される。
【００４９】
プロセス支援フィーチャ１１０６の図１６における右側のタイル領域は、プロセス支援フィーチャ１１０６の他の側よりもタイル１１０８の数が少ない。これは、タイル領域のオーバサイズ領域に重複するプロセス支援フィーチャ１１０６付近の導体１１１０のためである。方法１０００の論理ブロック１０１４に従って、重複するサイズ決めされたフィーチャは、マスキング・レベルの設計ルールおよび所望の結果に従って論理和動作によって統合される。論理和動作の結果は、マスキング・レベル用のデータベースに入れられる。
【００５０】
図１６に示すように、フィーチャ１１０６およびタイル１１０８を含むプロセス支援フィーチャの配置は柔軟性がある。このフィーチャは、ビア位置を中心にして対称に配置する必要はない。また、他の配線構造は、隣接した配線構造のタイル・パターンを二等分できる。なお、通常プロセス支援フィーチャはビア位置付近に配置されるが、配線構造全体に沿って必要ではない。一つの線（図示せず）は、図１６の上付近の配線構造１１０５の下または上にあってもよい。この位置にはプロセス支援フィーチャはないので、配線構造の全長に沿ってプロセス支援フィーチャを有するデバイスに比べて、信号線への容量性結合は少ない。信号線への少ない容量性結合は、デバイス動作を高速にする。
【００５１】
図１７を参照して、半導体デバイス基板１２００の他のフィーチャに対して、別の一例としてのプロセス支援フィーチャ１２０６を示す。この例では、複数の配線構造１２０５は相互接続部分１２０２を含み、複数のビア部分１２０４にて終端する。配線構造１２０５の近接性のため、唯一のプロセス支援フィーチャ１２０６は、他の配線構造１２０５または他のフィーチャ（図示せず）に隣接しないビア部分１２０４付近の配線構造１２０５の側にのみ隣接して配置される。タイル領域内の複数のタイル１２０８は、プロセス支援フィーチャ１２０６および配線構造１２０５に隣接して配置される。
【００５２】
図１７における例は、基板１２００上の複数のフィーチャについての統合および可能なレイアウト設計を示す。特に、方法１０００（図１０に図示）は、複数のフィーチャを形成するためのマスキング層用のデータベースの統合・作成を可能にする。もちろん、例えば、プロセス支援フィーチャ，導体，ビア，タイルなどを含む、さまざまな可能なフィーチャを有する多数の他のレイアウトも、方法１０００の実行および本明細書で説明する実践を行うことによって可能である。
【００５３】
さらに別の実施例では、他の離間フィーチャ付近のプロセス支援フィーチャは、より大きな処理マージンを許す。この実施例では、前述の形成された導体が絶縁層の下にある場合に、フロー工程を実行することによって、絶縁層は少なくとも部分的に形成される。図１８は、半導体デバイス基板１９０の上にあるフィールド絶縁領域１９２を有する半導体デバイス基板１９０を含む。離間された導体１９４は、導体であるワード・ライン１９６と同時に、同じ材料で形成される。離間導体１９４およびワード・ライン１９６の部分は、図１８では図示されていないトランジスタのゲート電極を含む。離間導体１９４およびワード・ライン１９６は、通常シリコン，耐火金属(refractory metal)，耐火金属窒化物またはこれらの材料の任意の一つまたはそれ以上の組合せを含む。
【００５４】
酸化物層１９７は、フィールド絶縁領域１９２，離間導体１９４およびワード・ライン１９６の上に形成される。酸化物層１９７は、コーティング動作（スピン・オン）または被着およびフロー（リフロー）動作を含むフロー工程を利用して少なくとも部分的に形成される。同一レベルでのプロセス支援フィーチャまたは他のフィーチャは離間導体１９４付近には存在しないので、酸化物層１９７は離間導体上で厚さ１９８を有する。ワード・ライン１９６における領域は、離間導体１９４およびその付近の領域に比べて高いフィーチャ密度を有する。酸化物層１９７は、厚さ１９８よりもかなり厚い厚さ１９９を有する。離間導体１９４およびワード・ライン１９６に対するその後のビアの形成は困難になるが、これは酸化物は、ワード・ラインに比べて、離間導体１９４上で速く除去されるためである。この困難により、離間導体１９４に対するオーバエッチ損傷が生じたり、また（より厚い酸化物に起因して）ワード・ライン１９６における電気オープンが生じることがある。
【００５５】
図１９において、離間導体１９４付近のプロセス支援フィーチャ２００の追加は、厚さ変化の問題を軽減する働きがある。厚さ２０２は、厚さ１９９に近い。従って、離間導体１９４およびワード・ライン１９６に対してビアをエッチングすることは、二種類のフィーチャ構造間でより均等になる。
【００５６】
上記の明細書では、本発明について特定の実施例を参照して説明した。ただし、当業者であれば、特許請求の範囲に記載される本発明の範囲から逸脱せずに、さまざまな修正および変更が可能なことが理解されよう。従って、明細書および図面は、制限的な意味ではなく、例示的な意味でみなされるものとし、かかる一切の修正は本発明の範囲に含まれるものとする。
【００５７】
効果，他の利点および課題の解決について、特定の実施例を参照して説明した。ただし、効果，利点，課題の解決および任意の効果，利点あるいは課題の解決を生じせしめる、あるいはより明瞭にする任意の要素は、任意のあるいは全ての請求項の重要，必要あるいは不可欠な特長または要素としてみなされるものではない。本明細書で用いられる、「構成される(compriseまたはcomprising)」という用語、それにその変形は、非包括的な含有を表すことを意図するものであり、要素のリストを構成するプロセス，方法，製品(article)または装置は、これらの要素を含むだけでなく、明白に列挙されていない他の要素、あるいはかかるプロセス，方法，製品または装置に固有の他の要素を含むものとする。
【図面の簡単な説明】
【図１】 トレンチを有するＩＬＤ層と、ＩＬＤ層の上およびトレンチ内に形成されたレジスト層とを有する従来の半導体デバイスの断面図である。
【図２】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図３】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図４】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図５】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図６】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図７】 本発明の実施例により形成される半導体デバイスの一部の断面図である。
【図８】 図２ないし図７において形成される配線構造のビア位置付近のプロセス支援フィーチャの実施例の上面図である。
【図９】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１０】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１１】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１２】 ビア位置付近のプロセス支援フィーチャの別の実施例の上面図である。
【図１３】 配線構造におけるいくつかのビアの位置におけるプロセス支援フィーチャの実施例の図である。
【図１４】 プロセス支援フィーチャが特定のビア位置付近に配置された、半導体デバイス基板の上面図である
【図１５】 本発明の実施例により、プロセス支援フィーチャのサイズ決めおよび配置を行うためのプロセスのフロー図である。
【図１６】 広いトレンチに配置されたビアを有する半導体デバイス基板の上面の拡大図であり、各プロセス支援フィーチャは、図１５のプロセスによりビア付近でサイズ決めおよび配置されている。
【図１７】 本発明の実施例により一例としてのレイアウトにおけるプロセス支援フィーチャおよび複数の配線構造の上面図である。
【図１８】 絶縁層フロー動作中にプロセス支援フィーチャを追加する効果を示す、半導体デバイス基板の断面図である。
【図１９】 絶縁層フロー動作中にプロセス支援フィーチャを追加する効果を示す、半導体デバイス基板の断面図である。
【符号の説明】
５０ マスク
５１ 露光領域
５２ 透明基板
５４ 要素（減衰器）
５６ 移相領域
５８，５９ 放射
６２ 開口部
７０ 電気浮動導体（鍔型フィーチャ）
７２ 相互接続部分
７４ ビア部分
７５，７７ 配線構造
７９ パッシベーション層
８２，８４ ビア位置
８６ 最小幅
１９０ 半導体デバイス基板
１９２ フィールド絶縁領域
１９４ 導体
１９６ ワード・ライン
１９７ 酸化物層
１９８，１９９，厚さ
２００ プロセス支援フィーチャ
２０２ 第２ＩＬＤ層
２０３，２０５ トレンチ
２０４ リソグラフィ・レジスト層
２１０ プロセス支援フィーチャ（トレンチ）
２２０ 半導体デバイス工作物
２２２ フィールド絶縁領域
２２４ ゲート誘電層
２２６ ゲート電極
２２８ 側壁スペーサ
２３０ 被ドーピング領域
２３２ 第１ＩＬＤ層
２３４ 開口部
２３６ 導電性プラグ
２４０ 第２絶縁層
２４２ 相互接続トレンチ
２４４，２４６ 相互接続
２４８ エッチ・ストップ層（キャッピング層）
４００ プロセス支援フィーチャ（配線構造）
４０２ 相互接続部分
４０４ ビア部分
４０６ 拡大パッドフィーチャ
４１０ ビア位置
５００ 配線構造
５０２ 相互接続部分
５０４ ビア部分
５０６ プロセス支援フィーチャ（二重構造）
６０２ 相互接続部分
６０３ ビア部分
６０５ ビア部分
６０６ 相互接続部分
６０８ プロセス支援フィーチャ
６１２，６１４ 配線構造
６１６ 距離
７００ 配線構造
７０２ 相互接続部分
７０４ ビア部分
７０６ 円弧型プロセス支援フィーチャ
８００ 配線構造
８０６ プロセス支援フィーチャ
８０２ 相互接続部分
８０４ ビア部分
８０６ 鍔型構造
８０８ 隣接配線構造
９００ 半導体デバイス基板
９０２ 相互接続部分
９０４ ビア部分
９０６ プロセス支援フィーチャ
９０８，９１０ 配線構造
１１００ 半導体デバイス基板
１１０２ 相互接続部分
１１０４ ビア部分
１１０５ 配線構造
１１０６ プロセス支援フィーチャ
１１０８ タイル
１１１０ 導体
１２００ 半導体デバイス基板
１２０２ 相互接続部分
１２０４ ビア部分
１２０５ 配線構造
１２０６ プロセス支援フィーチャ
１２０８ タイル
Claims (4)
- 半導体デバイスであって、
相互接続部分（７２，７０２，８０２，５０２，４０２，６０２，９０２，１１０２，１２０２）およびビア位置（８４，７４，７０４，８０４，５０４，４０４，６０３，９０４，１１０４，１２０４）を有する導体（７５，７００，８００，５００，４００，６１４，９０８，１１０５，１２０５）であって、前記相互接続部分は厚みおよび最小幅を有する、導体（７５，７００，８００，５００，４００，６１４，９０８，１１０５，１２０５）と、
前記ビア位置付近に形成されたトレンチと、前記導体の形成時に前記トレンチを充填することにより前記トレンチ内に形成された電気的浮遊導体とからなる少なくとも一つのプロセス支援フィーチャ（２１０，７０，７０６，８０６，４０６，５０６，６０８，９０６，１１０６，１２０６）の第１セットであって、前記第１セットの外部境界は前記ビア位置から第１距離だけ離間し、前記第１距離が、１００マイクロメートル以下あるいは前記相互接続部分の前記厚みまたは前記最小幅の１５０倍以下である、プロセス支援フィーチャ（２１０，７０，７０６，８０６，４０６，５０６，６０８，９０６，１１０６，１２０６）の第１セットと
を備えることを特徴とする半導体デバイス。 - 半導体デバイスであって、
第１導体は、第１相互接続部分および第１ビア部分を有し、
前記第１相互接続部分は、前記第１ビア部分付近で第１相互接続幅を有し、
前記第１ビア部分は、平面視において第１長さと、第１幅と、前記第１長さと前記第１幅の積である第１面積とを有し、
第１フィーチャ密度（９０８）は、前記第１相互接続部分と同じレベルで測定され、かつ前記第１ビア部分から２０マイクロメートル離れた点によって囲まれる第１領域内のフィーチャの密度を表し、かつ
前記第１ビア部分付近に形成された第１トレンチと、前記第１導体の形成時に前記第１トレンチを充填することにより前記第１トレンチ内に形成された電気的浮遊導体とからなる第１プロセス支援フィーチャ（９０６）は、前記第１導体と同じレベルにあり、かつ前記第１ビア部分の１０マイクロメートル以内にあり、
第２導体は、第２相互接続部分および第２ビア部分を有し、
前記第２相互接続部分は、前記第２ビア部分付近で第２相互接続幅を有し、
前記第２ビア部分は、平面視において第２長さと、第２幅と、前記第２長さと前記第２幅の積である第２面積とを有し、
第２フィーチャ密度（９１０）は、前記第２相互接続部分と同じレベルで測定され、かつ前記第２ビア部分から２０マイクロメートル離れた点によって囲まれる第２領域内のフィーチャの密度を表し、かつ
前記第２ビア部分付近に形成された第２トレンチと、前記第２導体の形成時に前記第２トレンチを充填することにより前記第２トレンチ内に形成された電気的浮遊導体とからなる第２プロセス支援フィーチャは、前記第２導体と同じレベルにあり、かつ前記第２ビア部分の１０マイクロメートル以内に存在せず、
前記半導体デバイスは、
前記第１長さを前記第１幅で割った値は５以下であり、前記第２長さを前記第２幅で割った値は少なくとも２であること、
前記第１面積の値は、最小横ビア寸法の値の１０倍以下であり、前記第２面積の値は、前記最小横ビア寸法の値の少なくとも５倍であること、
前記第１相互接続幅は、最小相互接続幅の２０倍であり、前記第２相互接続幅は、前記最小相互接続幅の少なくとも４倍であること、および
前記第１フィーチャ密度は５０パーセント以下であり、前記第２フィーチャ密度は少なくとも１０パーセントであること、
からなるグループから選択される特徴を有することを特徴とする半導体デバイス。 - 半導体デバイスを形成する方法であって、
基板上に相互接続部分を形成する段階であって、
前記相互接続部分は、第１ビア位置（８４）から第２ビア位置（８２）まで延びる第１相互接続部分（７２）を含み、かつ
前記第１ビア位置（８４）付近の前記第１相互接続部分は、同一レベルにおける他の相互接続部分から少なくとも５０マイクロメートル離れており、トレンチと、前記第１相互接続部分（７２）の形成時に前記トレンチを充填することにより前記トレンチ内に形成された電気的浮遊導体とからなる少なくとも一つのプロセス支援フィーチャ（２１０，７０，７０６，８０６，４０６，５０６，６０８，９０６，１１０６，１２０６）が前記第１ビア位置（８４）付近に形成されている、段階と、
前記基板および相互接続部分の上に膜（２０４）をフローする段階であって、
前記膜は、前記第１ビア位置（８４）にて前記第１相互接続部分上で第１厚みを有し、
前記膜は、前記第１ビア位置（８４）から離間した前記第２位置（８２）において前記第１相互接続部分上で第２厚みを有し、かつ
前記第１厚みは、前記第２厚みの９５パーセント以下である、段階と
を備えることを特徴とする半導体デバイスを形成する方法。 - マスキング・レベル用のデータベースを作成する方法であって、
相互接続部分（７２，７０２，８０２，５０２，４０２，６０２，９０２，１１０２，１２０２）およびビア位置（８４，７４，７０４，８０４，５０４，４０４，６０３，９０４，１１０４，１２０４）を有する導体（７５，７００，８００，５００，４００，６１４，９０８，１１０５，１２０５）の位置を特定する段階であって、前記相互接続部分は厚みおよび最小幅を有する、段階と、
前記データベースに情報を挿入する段階であって、前記情報は、前記ビア位置付近に形成されたトレンチと、前記導体の形成時に前記トレンチを充填することにより前記トレンチ内に形成された電気的浮遊導体とからなる少なくとも一つのプロセス支援フィーチャ（２１０，７０，７０６，８０６，４０６，５０６，６０８，９０６，１１０６，１２０６）の第１セットに相当する、段階であって、
前記第１セットの外部境界は前記ビア位置から第１距離だけ離間し、前記第１距離が、１００マイクロメートル以下あるいは前記相互接続部分の前記厚みまたは前記最小幅の１５０倍以下である、段階と
を備えることを特徴とするマスキング・レベル用のデータベースを作成する方法。
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