JP3718336B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、簡単な製造工程を使用して、配線層などの高性能化および高信頼度化ができる半導体集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、半導体集積回路装置の製造方法において、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）が形成されている半導体基板の上に層間絶縁膜を形成し、それにスルーホール（接続孔）を形成し、そのスルーホールにタングステン膜などからなるプラグを埋め込んだ後に、プラグと電気的に接続するための配線層を形成している。
【０００４】
この場合、例えば、１層目の配線層の上に形成されている第１のプラグ（貫通スルーホールにおける下部のスルーホールに埋め込まれているプラグ）の上に２層目の配線層と同一工程によって形成されているプラグ接続用の配線層すなわち貫通スルーホールの中間配線層（接続中間層）が形成されており、その中間配線層（第１のプラグと第２のプラグとを電気的に接続するための中間配線層）の上に第２のプラグ（貫通スルーホールにおける上部のスルーホールに埋め込まれているプラグ）が形成されている態様の貫通スルーホール（下部のスルーホールの上に上部のスルーホールが配置されているスルーホール）のものがある。
【０００５】
なお、半導体集積回路装置における配線層の形成技術について記載されている文献としては、例えば平成元年１１月２日、（株）プレスジャーナル発行の「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３に記載されているものがある。
【０００６】
【発明が解決しようとする課題】
ところが、ＬＳＩ（Large Scale Integrated Circuit）の高集積化のために、前述した貫通スルーホールの中間配線層は、配線層ピッチと同一のピッチが採用されており、中間配線層の配線幅は、第１のプラグおよび第２のプラグの幅とほぼ同一とされている。
【０００７】
したがって、中間配線層の幅が小さくて、しかも中間配線層の近傍には配線層が配置されていない場合が多々あることにより、中間配線層のパターンを形成する際のフォトリソグラフィ技術におけるフォトレジスト膜のパターンを形成する際に、光強度分布の影響により、フォトレジスト膜のパターンの寸法が設計仕様に比較して小さくなってしまう。そのため、そのフォトレジスト膜をエッチング用マスクとして用いて、ドライエッチングなどの選択エッチング技術を使用して、アルミニウム層などからなる配線層をエッチングして、中間配線層のパターンを形成する際に、極めて小さい形状の中間配線層となったり、中間配線層のパターンが削れたり、中間配線層のパターンが消失するなどの問題点が発生することが明らかになった。
【０００８】
また、配線層加工において、加工困難な個所は、エッチング用マスクとしてのフォトレジスト膜のパターンを形成する際の露光装置におけるコンピュータ処理を行って、サイジング（寸法変更）を行い、設計データに手を加えずに自動配線を行うことがなされている。
【０００９】
しかしながら、サイジングの処理は、ＬＳＩの高集積化とサイジングの方法の複雑化（特定パターンの段階的なサイジングなど）により、処理時間が長くなったり、実行困難となる場合が発生したりしている。
【００１０】
本発明の目的は、簡単な製造工程を使用して、配線層などの高性能化および高信頼度化ができる半導体集積回路装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置は、貫通スルーホールの中間配線層の周辺に、中間配線層と同層なダミー配線層が配置されているものであり、例えば中間配線層とダミー配線層とは、同層の配線層の配線ピッチ線の交点域に配置されているものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、半導体素子が形成されている半導体基板などの基板の上に、絶縁膜を形成した後、絶縁膜に貫通スルーホールにおける下部のスルーホールを形成した後、スルーホールにプラグを形成する工程と、基板の上に、配線層となる導電層を堆積した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、貫通スルーホールの中間配線層とその周辺にダミー配線層を形成する工程と、基板の上に、絶縁膜を形成した後、その絶縁膜に貫通スルーホールにおける上部のスルーホールを形成した後、そのスルーホールにプラグを形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１６】
（実施の形態１）
図１〜図９は、本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。本実施の形態の半導体集積回路装置の製造方法の特徴は、貫通スルーホールの中間配線層の製造方法であり、それ以外の半導体集積回路装置の製造方法は、種々の態様を適用することができる。同図などを用いて、本実施の形態の半導体集積回路装置およびその製造方法を具体的に説明する。
【００１７】
まず、図１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板（基板）１を用意し、先行技術などの種々の技術を使用して、ＭＯＳＦＥＴを形成した後、１層目の配線層１０を形成する。
【００１８】
すなわち、例えば単結晶シリコンからなるｐ型の半導体基板１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化シリコン膜からなる素子分離用のフィールド絶縁膜２を形成する。
【００１９】
次に、半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜３を形成した後、導電性の多結晶シリコン膜からなるゲート電極４を堆積する。その後、ゲート電極４の上に酸化シリコン膜などからなる絶縁膜５を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、ゲート電極４などのパターンを形成した後、ゲート電極４の側壁に、酸化シリコン膜などからなるサイドウォールスペーサ６を形成する。
【００２０】
その後、半導体基板１に例えばリンなどのｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域７を形成する。次に、半導体基板１の上に絶縁膜８を形成する。絶縁膜８は、例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition ）法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された絶縁膜８を形成する。平坦化処理は、絶縁膜８の表面を例えばエッチバック法またはＣＭＰ（Chemical Mechanical Polishing 、化学機械研磨）法などにより平坦にする態様を採用することができる。その後、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜８の選択的な領域にスルーホールを形成した後、スルーホールに例えば導電性多結晶シリコンまたはタングステンなどの導電性材料を埋め込んで、スルーホールにプラグ（plug）９を形成する。その後、半導体基板１の上に、例えばアルミニウム層などからなる配線層１０を形成する。
【００２１】
次に、図２に示すように、半導体基板１の上に、１層目の層間絶縁膜（絶縁膜）１１を形成する。層間絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された層間絶縁膜１１を形成する。この場合、層間絶縁膜１１は、例えばリンを含んでいる酸化シリコン膜であるＰＳＧ（Phospho Silicate Glass）膜またはホウ素およびリンを含んでいる酸化シリコン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜あるいは回転塗布法により形成できるＳＯＧ（Spin On Glass)膜などを適用することができる。
【００２２】
その後、半導体基板１の上に、フォトレジスト膜１２を塗布した後、フォトリソグラフィ技術を使用して、フォトレジスト膜１２をパターン化する。次に、パターン化したフォトレジスト膜１２をエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、層間絶縁膜１１に貫通スルーホール１３における下部のスルーホール１３ａを形成する。この場合、スルーホール１３ａは、正方形状としており、スルーホール１３ａの幅（正方形の辺長）は、0.４μm としている。また、本実施の形態の特徴である貫通スルーホール１３における下部のスルーホール１３ａを形成する製造工程と同様な製造工程を使用して、１層目の配線層１０と２層目の配線層との間にそれらの配線層を電気的に接続するために使用されるスルーホールを形成している（図示を省略）。
【００２３】
次に、図３に示すように、不要となったフォトレジスト膜１２を取り除いた後、スルーホール１３ａに例えばタングステン膜などからなるプラグ１４を形成する。
【００２４】
すなわち、半導体基板１の上に、ステップカバレッジの良い膜を形成できるＣＶＤ法を使用して、厚膜のタングステン膜を堆積する。したがって、タングステン膜は、ステップカバレッジの良い膜となることにより、スルーホール１３ａにタングステン膜を完全な状態で埋め込むことができる。
【００２５】
その後、例えばドライエッチングなどを用いたエッチバック法などを使用して、タングステン膜の表層部を取り除いて、スルーホール１３ａに埋め込まれているタングステン膜からなるプラグ１４を形成する。
【００２６】
次に、図４〜図６および図１０に示すように、貫通スルーホール１３の下部のスルーホール１３ａおよびそのスルーホール１３ａに埋め込まれているプラグ１４の表面に中間配線層（接続中間層）１５ａを形成すると共にその周辺にダミー配線層１５ｂ〜１５ｅを形成する。また、同一の製造工程により、２層目の配線層１５ｆ〜１５ｉを形成している。
【００２７】
この場合、図１０は、層間絶縁膜１１を有する半導体基板１の上の中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅおよび２層目の配線層１５ｆ〜１５ｉの一部を示す概略平面図であり、図１０におけるＡ−Ａ矢視断面図に対応しているのが図６である。
【００２８】
図１０において、１６は、配線層の配線ピッチ線であり、１６ａは、横方向の配線ピッチ線１６と縦方向の配線ピッチ線１６との交点である。
【００２９】
本実施の形態の半導体集積回路装置の特徴は、貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅを配置していることにある。
【００３０】
また、本実施の形態の中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ〜１５ｉの配線ピッチ線１６の交点１６ａの領域（交点域）に配置していることにある。したがって、配線層の自動配線技術を使用して、本実施の形態の中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００３１】
また、本実施の形態の中間配線層１５ａは、例えば0.６μm の配線幅を辺長としている正方形状としており、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅも中間配線層１５ａと同様な形状としている。なお、中間配線層１５ａは、貫通スルーホール１３（プラグ１４も同様な大きさである）の1.１〜1.２倍の大きさとしている。また、本実施の形態のダミー配線層１５ｂ〜１５ｅは、中間配線層１５ａの周辺の４個所の交点１６ａ域に配置しているが、他の態様として、８個所の交点１６ａ域に配置した態様を採用することができる。
【００３２】
次に、具体的な製造工程を説明する。
【００３３】
すなわち、図４に示すように、半導体基板１の上に、貫通スルーホール１３の中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅおよび２層目の配線層１５ｆ〜１５ｉを形成するための配線層となる導電層１５を堆積する。この場合、導電層１５は、スパッタリング法を使用して、アルミニウム層などの導電膜を堆積している。
【００３４】
次に、半導体基板１の上に、フォトレジスト膜１７を塗布した後、配線層の自動配線技術を採用している光露光装置を用いたフォトリソグラフィ技術を使用して、フォトレジスト膜１７をパターン化する。
【００３５】
この場合、符号の１７ａ〜１７ｃおよび符号の１７ｆ〜１７ｉは、パターン化されたフォトレジスト膜１７であり、貫通スルーホール１３における中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅ（１５ｄと１５ｅは図示を省略している）および２層目の配線層１５ｆ〜１５ｉ（配線層として１５ｆ〜１５ｉ以外に配線層が存在しているが、それらの配線層は図示を省略している）のパターンを形成する際のエッチング用マスクとなるフォトレジスト膜に対応している。
【００３６】
次に、図５に示すように、パターン化したフォトレジスト膜１７ａ〜１７ｉをエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、導電層１５をエッチングして導電層１５をパターン化して、貫通スルーホール１３における中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅ（１５ｄと１５ｅは図示を省略している）および２層目の配線層１５ｆ〜１５ｉ（配線層として１５ｆ〜１５ｉ以外に配線層が存在しているが、それらの配線層は図示を省略している）のパターンを形成する。その後、不要となったフォトレジスト膜１７ａ〜１７ｉを取り除く（図６）。
【００３７】
次に、図７に示すように、半導体基板１の上に、２層目の層間絶縁膜（絶縁膜）１８を形成する。層間絶縁膜１８は、例えば酸化シリコン膜をＣＶＤ法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された層間絶縁膜１８を形成する。この場合、層間絶縁膜１８は、例えばＰＳＧ膜またはＢＰＳＧ膜あるいはＳＯＧ膜などを適用することができる。
【００３８】
その後、半導体基板１の上に、フォトレジスト膜１９を塗布した後、フォトリソグラフィ技術を使用して、フォトレジスト膜１９をパターン化する。次に、パターン化したフォトレジスト膜１９をエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、層間絶縁膜１８に貫通スルーホール１３における上部のスルーホール１３ｂを形成する。この場合、スルーホール１３ｂは、正方形状としており、スルーホール１３ｂの幅（正方形の辺長）は、0.４μm としている。また、本実施の形態の特徴である貫通スルーホール１３における上部のスルーホール１３ｂを形成する製造工程と同様な製造工程を使用して、２層目の配線層１５ｆ〜１５ｉなどの配線層と３層目の配線層との間にそれらの配線層を電気的に接続するために使用されるスルーホールを形成している（図示を省略）。
【００３９】
次に、図８に示すように、不要となったフォトレジスト膜１９を取り除いた後、スルーホール１３ｂに例えばタングステン膜などからなるプラグ２０を形成する。
【００４０】
すなわち、半導体基板１の上に、ステップカバレッジの良い膜を形成できるＣＶＤ法を使用して、厚膜のタングステン膜を堆積する。したがって、タングステン膜は、ステップカバレッジの良い膜となることにより、スルーホール１３ｂにタングステン膜を完全な状態で埋め込むことができる。
【００４１】
その後、例えばドライエッチングなどを用いたエッチバック法などを使用して、タングステン膜の表層部を取り除いて、スルーホール１３ｂに埋め込まれているタングステン膜からなるプラグ２０を形成する。
【００４２】
その後、図９に示すように、半導体基板１の上に、配線層２１を堆積した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、３層目の配線層２１としてのパターンを形成する。
【００４３】
次に、設計仕様に応じて、半導体基板１の上に、前述した層間絶縁膜の製造工程と配線層の製造工程を繰り返し行って、多層配線構造の配線層を形成する（図示を省略）ことにより、本実施の形態の半導体集積回路装置の製造工程を終了する。
【００４４】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅを配置している態様を採用していることにより、中間配線層１５ａの近傍に配線層１５ｆ〜１５ｉが配置されていなくても、中間配線層１５ａの近傍にダミー配線層１５ｂ〜１５ｅを配置しているので、中間配線層１５ａのパターンを形成するためのエッチング用マスクとしてのフォトレジスト膜１７ａのパターンを形成する際のフォトレジスト膜１７を露光する場合に、光強度分布が配線層１５ｆ〜１５ｉと同様になるので、設計仕様に対応したパターンを形成することができる。
【００４５】
したがって、中間配線層１５ａの幅が小さくて、しかも中間配線層１５ａの近傍に配線層が配置されていなくても、ダミー配線層１５ｂ〜１５ｅを配置していることにより、光強度分布の異常化が防止できて、フォトレジスト膜１７ａのパターンの寸法が設計仕様に比較して小さくなってしまうことが防止できる。そのため、そのフォトレジスト膜１７ａをエッチング用マスクとして用いて、ドライエッチングなどの選択エッチング技術を使用して、アルミニウム層などからなる導電層１５をエッチングして、中間配線層１５ａのパターンを形成する際に、従来のように極めて小さい形状の中間配線層１５ａとなったり、中間配線層１５ａのパターンが削れたり、中間配線層１５ａのパターンが消失するなどの問題点が発生することを防止することができる。
【００４６】
その結果、高性能でしかも高信頼度の中間配線層１５ａを高製造歩留りをもって製造することができるので、半導体集積回路装置の高性能化および高信頼度化ができると共に高製造歩留りをもって製造することができる。また、中間配線層１５ａを設計仕様に応じたパターンとして形成できることにより、中間配線層１５ａの微細加工化ができることにより、半導体集積回路装置の高集積化および高速化ができる。
【００４７】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ〜１５ｉの配線ピッチ線１６の交点１６ａの領域（交点域）に配置していることにより、配線層の自動配線技術を使用して、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００４８】
したがって、中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層１５ａを微細加工化した状態で形成することができる。
【００４９】
（実施の形態２）
図１１は、本発明の実施の形態２である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【００５０】
本実施の形態の貫通スルーホール１３の中間配線層１５ａとその周辺に配置されているダミー配線層１５ｂ〜１５ｅは、前述した実施の形態１の中間配線層１５ａとその周辺に配置されているダミー配線層１５ｂ〜１５ｅと同様である。しかし、本実施の形態の貫通スルーホール１３の中間配線層１５ａの近傍に、同層の配線層１５ｉ〜１５ｌが隣接して配置されている態様である。
【００５１】
そのため、本実施の形態の貫通スルーホール１３の中間配線層１５ａの近傍に、同層の配線層１５ｉ〜１５ｌが隣接して配置されていても、本実施の形態の貫通スルーホール１３の中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅならびに配線層１５ｈ〜１５ｌが、配線ピッチ線１６に乗っているために、ダミー配線層１５ｂ〜１５ｅによって、各々の配線層１５ｈ〜１５ｌ間のショートやスペース不良の発生を防止することができる。
【００５２】
また、本実施の形態の中間配線層１５ａに同層の配線層１５ｉ〜１５ｌが隣接して配置されていても、配線層の自動配線技術を使用して、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００５３】
したがって、中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層１５ａを微細加工化した状態で形成することができる。
【００５４】
（実施の形態３）
図１２は、本発明の実施の形態３である半導体集積回路装置の中間配線層および２層目の配線層の一部を示す概略平面図である。
【００５５】
本実施の形態の貫通スルーホール１３の中間配線層１５ａと同層の配線層１５ｆ〜１５ｊにおける配線層１５ｉと配線層１５ｊとは、配線ピッチ線１６以外の領域に配置されている。
【００５６】
そのため、本実施の形態の貫通スルーホール１３の中間配線層１５ａの周辺に、前述した実施の形態１のダミー配線層１５ｂ〜１５ｅを配置する態様を採用すると、配線層１５ｆ〜１５ｊのショートやスペース不良が発生することにより、中間配線層１５ａと同層のダミー配線層１５ｂ〜１５ｅを配置することができない。
【００５７】
そのため、本発明者の検討の結果、本実施の形態の貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層のダミー配線層１５ｂ〜１５ｅを配置することができないので、中間配線層１５ａの平面状の大きさを貫通スルーホール１３の孔の1.５倍以上の大きさにして形成することにより、設計仕様のパターンに応じた中間配線層１５ａを形成できることが明らかになった。
【００５８】
また、本実施の形態の貫通スルーホール１３の中間配線層１５ａは、レイアウトルールが許す範囲で拡大化することにより、従来のようなパターン消失や貫通スルーホール１３における下部のプラグと上部のプラグとの非導通（電気的な接続不良）を防止することができる。
【００５９】
また、本実施の形態の貫通スルーホール１３の中間配線層１５ａは、レイアウトルールが許す範囲で拡大化しても、あらかじめ中間配線層１５ａのパターンを設定でき、当初から寸法変更して設計できるので、配線形成技術において、不規則な配線層１５ｆ〜１５ｊに囲まれた部分であろうとも、本実施の形態の中間配線層１５ａを配置することができる。
【００６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、本発明は、半導体素子を形成している半導体基板をＳＯＩ（Silicon on Insulator）基板などの種々の基板に変更することができ、半導体基板などの基板に形成する半導体素子としては、ＭＯＳＦＥＴ以外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の半導体素子を適用できる。
【００６２】
また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴなどを構成要素とするＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory ）などのメモリ系あるいはロジック系などを有する種々の半導体集積回路装置およびその製造方法に適用できる。
【００６３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６４】
（１）．本発明の半導体集積回路装置およびその製造方法によれば、貫通スルーホールの中間配線層の周辺に、中間配線層と同層なダミー配線層を配置している態様を採用していることにより、中間配線層の近傍に配線層が配置されていなくても、中間配線層の近傍にダミー配線層を配置しているので、中間配線層のパターンを形成するためのエッチング用マスクとしてのフォトレジスト膜のパターンを形成する際のフォトレジスト膜を露光する場合に、光強度分布が配線層と同様になるので、設計仕様に対応したパターンを形成することができる。
【００６５】
したがって、高性能でしかも高信頼度の中間配線層を高製造歩留りをもって製造することができるので、半導体集積回路装置の高性能化および高信頼度化ができると共に高製造歩留りをもって製造することができる。また、中間配線層を設計仕様に応じたパターンとして形成できることにより、中間配線層の微細加工化ができることにより、半導体集積回路装置の高集積化および高速化ができる。
【００６６】
（２）．本発明の半導体集積回路装置およびその製造方法によれば、中間配線層とダミー配線層とは、同層の配線層の配線ピッチ線の交点の領域（交点域）に配置していることにより、配線層の自動配線技術を使用して、中間配線層とダミー配線層とを配置することができる。
【００６７】
したがって、中間配線層およびダミー配線層を簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層を微細加工化した状態で形成することができる。
【００６８】
（３）．本発明の半導体集積回路装置およびその製造方法によれば、中間配線層に同層の配線層が隣接して配置されていても、配線層の自動配線技術を使用して、中間配線層とダミー配線層とを配置することができる。
【００６９】
したがって、中間配線層およびダミー配線層を簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層を微細加工化した状態で形成することができる。
【００７０】
（４）．本発明の半導体集積回路装置によれば、貫通スルーホールの中間配線層と同層のダミー配線層を配置することができない場合において、中間配線層の平面状の大きさを貫通スルーホールの孔の1.５倍以上の大きさにして形成することにより、設計仕様のパターンに応じた中間配線層を形成できる。
【００７１】
また、本発明の貫通スルーホールの中間配線層は、レイアウトルールが許す範囲で拡大化することにより、従来のようなパターン消失や貫通スルーホールにおける下部のプラグと上部のプラグとの非導通（電気的な接続不良）を防止することができる。
【００７２】
また、本発明の貫通スルーホールの中間配線層は、レイアウトルールが許す範囲で拡大化しても、あらかじめ中間配線層のパターンを設定でき、当初から寸法変更して設計できるので、配線形成技術において、不規則な配線層に囲まれた部分であろうとも、本発明の中間配線層を配置することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【図１１】本発明の実施の形態２である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【図１２】本発明の実施の形態３である半導体集積回路装置の中間配線層および２層目の配線層の一部を示す概略平面図である。
【符号の説明】
１ 半導体基板（基板）
２ フィールド絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 絶縁膜
６ サイドウォールスペーサ
７ 半導体領域
８ 絶縁膜
９ プラグ
１０ 配線層
１１ 層間絶縁膜（絶縁膜）
１２ フォトレジスト膜
１３ 貫通スルーホール
１３ａ 貫通スルーホールにおける下部のスルーホール
１３ｂ 貫通スルーホールにおける上部のスルーホール
１４ プラグ
１５ 導電層
１５ａ 中間配線層
１５ｂ〜１５ｅ ダミー配線層
１５ｆ〜１５ｌ 配線層
１６ 配線ピッチ線
１６ａ 交点
１７ フォトレジスト膜
１７ａ〜１７ｉ パターン化されたフォトレジスト膜
１８ 層間絶縁膜（絶縁膜）
１９ フォトレジスト膜
２０ プラグ
２１ 配線層
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、簡単な製造工程を使用して、配線層などの高性能化および高信頼度化ができる半導体集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、半導体集積回路装置の製造方法において、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）が形成されている半導体基板の上に層間絶縁膜を形成し、それにスルーホール（接続孔）を形成し、そのスルーホールにタングステン膜などからなるプラグを埋め込んだ後に、プラグと電気的に接続するための配線層を形成している。
【０００４】
この場合、例えば、１層目の配線層の上に形成されている第１のプラグ（貫通スルーホールにおける下部のスルーホールに埋め込まれているプラグ）の上に２層目の配線層と同一工程によって形成されているプラグ接続用の配線層すなわち貫通スルーホールの中間配線層（接続中間層）が形成されており、その中間配線層（第１のプラグと第２のプラグとを電気的に接続するための中間配線層）の上に第２のプラグ（貫通スルーホールにおける上部のスルーホールに埋め込まれているプラグ）が形成されている態様の貫通スルーホール（下部のスルーホールの上に上部のスルーホールが配置されているスルーホール）のものがある。
【０００５】
なお、半導体集積回路装置における配線層の形成技術について記載されている文献としては、例えば平成元年１１月２日、（株）プレスジャーナル発行の「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３に記載されているものがある。
【０００６】
【発明が解決しようとする課題】
ところが、ＬＳＩ（Large Scale Integrated Circuit）の高集積化のために、前述した貫通スルーホールの中間配線層は、配線層ピッチと同一のピッチが採用されており、中間配線層の配線幅は、第１のプラグおよび第２のプラグの幅とほぼ同一とされている。
【０００７】
したがって、中間配線層の幅が小さくて、しかも中間配線層の近傍には配線層が配置されていない場合が多々あることにより、中間配線層のパターンを形成する際のフォトリソグラフィ技術におけるフォトレジスト膜のパターンを形成する際に、光強度分布の影響により、フォトレジスト膜のパターンの寸法が設計仕様に比較して小さくなってしまう。そのため、そのフォトレジスト膜をエッチング用マスクとして用いて、ドライエッチングなどの選択エッチング技術を使用して、アルミニウム層などからなる配線層をエッチングして、中間配線層のパターンを形成する際に、極めて小さい形状の中間配線層となったり、中間配線層のパターンが削れたり、中間配線層のパターンが消失するなどの問題点が発生することが明らかになった。
【０００８】
また、配線層加工において、加工困難な個所は、エッチング用マスクとしてのフォトレジスト膜のパターンを形成する際の露光装置におけるコンピュータ処理を行って、サイジング（寸法変更）を行い、設計データに手を加えずに自動配線を行うことがなされている。
【０００９】
しかしながら、サイジングの処理は、ＬＳＩの高集積化とサイジングの方法の複雑化（特定パターンの段階的なサイジングなど）により、処理時間が長くなったり、実行困難となる場合が発生したりしている。
【００１０】
本発明の目的は、簡単な製造工程を使用して、配線層などの高性能化および高信頼度化ができる半導体集積回路装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置は、貫通スルーホールの中間配線層の周辺に、中間配線層と同層なダミー配線層が配置されているものであり、例えば中間配線層とダミー配線層とは、同層の配線層の配線ピッチ線の交点域に配置されているものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、半導体素子が形成されている半導体基板などの基板の上に、絶縁膜を形成した後、絶縁膜に貫通スルーホールにおける下部のスルーホールを形成した後、スルーホールにプラグを形成する工程と、基板の上に、配線層となる導電層を堆積した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、貫通スルーホールの中間配線層とその周辺にダミー配線層を形成する工程と、基板の上に、絶縁膜を形成した後、その絶縁膜に貫通スルーホールにおける上部のスルーホールを形成した後、そのスルーホールにプラグを形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１６】
（実施の形態１）
図１〜図９は、本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。本実施の形態の半導体集積回路装置の製造方法の特徴は、貫通スルーホールの中間配線層の製造方法であり、それ以外の半導体集積回路装置の製造方法は、種々の態様を適用することができる。同図などを用いて、本実施の形態の半導体集積回路装置およびその製造方法を具体的に説明する。
【００１７】
まず、図１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板（基板）１を用意し、先行技術などの種々の技術を使用して、ＭＯＳＦＥＴを形成した後、１層目の配線層１０を形成する。
【００１８】
すなわち、例えば単結晶シリコンからなるｐ型の半導体基板１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化シリコン膜からなる素子分離用のフィールド絶縁膜２を形成する。
【００１９】
次に、半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜３を形成した後、導電性の多結晶シリコン膜からなるゲート電極４を堆積する。その後、ゲート電極４の上に酸化シリコン膜などからなる絶縁膜５を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、ゲート電極４などのパターンを形成した後、ゲート電極４の側壁に、酸化シリコン膜などからなるサイドウォールスペーサ６を形成する。
【００２０】
その後、半導体基板１に例えばリンなどのｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域７を形成する。次に、半導体基板１の上に絶縁膜８を形成する。絶縁膜８は、例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition ）法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された絶縁膜８を形成する。平坦化処理は、絶縁膜８の表面を例えばエッチバック法またはＣＭＰ（Chemical Mechanical Polishing 、化学機械研磨）法などにより平坦にする態様を採用することができる。その後、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜８の選択的な領域にスルーホールを形成した後、スルーホールに例えば導電性多結晶シリコンまたはタングステンなどの導電性材料を埋め込んで、スルーホールにプラグ（plug）９を形成する。その後、半導体基板１の上に、例えばアルミニウム層などからなる配線層１０を形成する。
【００２１】
次に、図２に示すように、半導体基板１の上に、１層目の層間絶縁膜（絶縁膜）１１を形成する。層間絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された層間絶縁膜１１を形成する。この場合、層間絶縁膜１１は、例えばリンを含んでいる酸化シリコン膜であるＰＳＧ（Phospho Silicate Glass）膜またはホウ素およびリンを含んでいる酸化シリコン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜あるいは回転塗布法により形成できるＳＯＧ（Spin On Glass)膜などを適用することができる。
【００２２】
その後、半導体基板１の上に、フォトレジスト膜１２を塗布した後、フォトリソグラフィ技術を使用して、フォトレジスト膜１２をパターン化する。次に、パターン化したフォトレジスト膜１２をエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、層間絶縁膜１１に貫通スルーホール１３における下部のスルーホール１３ａを形成する。この場合、スルーホール１３ａは、正方形状としており、スルーホール１３ａの幅（正方形の辺長）は、0.４μm としている。また、本実施の形態の特徴である貫通スルーホール１３における下部のスルーホール１３ａを形成する製造工程と同様な製造工程を使用して、１層目の配線層１０と２層目の配線層との間にそれらの配線層を電気的に接続するために使用されるスルーホールを形成している（図示を省略）。
【００２３】
次に、図３に示すように、不要となったフォトレジスト膜１２を取り除いた後、スルーホール１３ａに例えばタングステン膜などからなるプラグ１４を形成する。
【００２４】
すなわち、半導体基板１の上に、ステップカバレッジの良い膜を形成できるＣＶＤ法を使用して、厚膜のタングステン膜を堆積する。したがって、タングステン膜は、ステップカバレッジの良い膜となることにより、スルーホール１３ａにタングステン膜を完全な状態で埋め込むことができる。
【００２５】
その後、例えばドライエッチングなどを用いたエッチバック法などを使用して、タングステン膜の表層部を取り除いて、スルーホール１３ａに埋め込まれているタングステン膜からなるプラグ１４を形成する。
【００２６】
次に、図４〜図６および図１０に示すように、貫通スルーホール１３の下部のスルーホール１３ａおよびそのスルーホール１３ａに埋め込まれているプラグ１４の表面に中間配線層（接続中間層）１５ａを形成すると共にその周辺にダミー配線層１５ｂ〜１５ｅを形成する。また、同一の製造工程により、２層目の配線層１５ｆ〜１５ｉを形成している。
【００２７】
この場合、図１０は、層間絶縁膜１１を有する半導体基板１の上の中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅおよび２層目の配線層１５ｆ〜１５ｉの一部を示す概略平面図であり、図１０におけるＡ−Ａ矢視断面図に対応しているのが図６である。
【００２８】
図１０において、１６は、配線層の配線ピッチ線であり、１６ａは、横方向の配線ピッチ線１６と縦方向の配線ピッチ線１６との交点である。
【００２９】
本実施の形態の半導体集積回路装置の特徴は、貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅを配置していることにある。
【００３０】
また、本実施の形態の中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ〜１５ｉの配線ピッチ線１６の交点１６ａの領域（交点域）に配置していることにある。したがって、配線層の自動配線技術を使用して、本実施の形態の中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００３１】
また、本実施の形態の中間配線層１５ａは、例えば0.６μm の配線幅を辺長としている正方形状としており、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅも中間配線層１５ａと同様な形状としている。なお、中間配線層１５ａは、貫通スルーホール１３（プラグ１４も同様な大きさである）の1.１〜1.２倍の大きさとしている。また、本実施の形態のダミー配線層１５ｂ〜１５ｅは、中間配線層１５ａの周辺の４個所の交点１６ａ域に配置しているが、他の態様として、８個所の交点１６ａ域に配置した態様を採用することができる。
【００３２】
次に、具体的な製造工程を説明する。
【００３３】
すなわち、図４に示すように、半導体基板１の上に、貫通スルーホール１３の中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅおよび２層目の配線層１５ｆ〜１５ｉを形成するための配線層となる導電層１５を堆積する。この場合、導電層１５は、スパッタリング法を使用して、アルミニウム層などの導電膜を堆積している。
【００３４】
次に、半導体基板１の上に、フォトレジスト膜１７を塗布した後、配線層の自動配線技術を採用している光露光装置を用いたフォトリソグラフィ技術を使用して、フォトレジスト膜１７をパターン化する。
【００３５】
この場合、符号の１７ａ〜１７ｃおよび符号の１７ｆ〜１７ｉは、パターン化されたフォトレジスト膜１７であり、貫通スルーホール１３における中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅ（１５ｄと１５ｅは図示を省略している）および２層目の配線層１５ｆ〜１５ｉ（配線層として１５ｆ〜１５ｉ以外に配線層が存在しているが、それらの配線層は図示を省略している）のパターンを形成する際のエッチング用マスクとなるフォトレジスト膜に対応している。
【００３６】
次に、図５に示すように、パターン化したフォトレジスト膜１７ａ〜１７ｉをエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、導電層１５をエッチングして導電層１５をパターン化して、貫通スルーホール１３における中間配線層１５ａとその周辺のダミー配線層１５ｂ〜１５ｅ（１５ｄと１５ｅは図示を省略している）および２層目の配線層１５ｆ〜１５ｉ（配線層として１５ｆ〜１５ｉ以外に配線層が存在しているが、それらの配線層は図示を省略している）のパターンを形成する。その後、不要となったフォトレジスト膜１７ａ〜１７ｉを取り除く（図６）。
【００３７】
次に、図７に示すように、半導体基板１の上に、２層目の層間絶縁膜（絶縁膜）１８を形成する。層間絶縁膜１８は、例えば酸化シリコン膜をＣＶＤ法により形成した後、表面研磨を行いその表面を平坦化処理することにより、平坦化された層間絶縁膜１８を形成する。この場合、層間絶縁膜１８は、例えばＰＳＧ膜またはＢＰＳＧ膜あるいはＳＯＧ膜などを適用することができる。
【００３８】
その後、半導体基板１の上に、フォトレジスト膜１９を塗布した後、フォトリソグラフィ技術を使用して、フォトレジスト膜１９をパターン化する。次に、パターン化したフォトレジスト膜１９をエッチング用マスクとして使用して、ドライエッチングなどを用いた選択エッチング技術を使用して、層間絶縁膜１８に貫通スルーホール１３における上部のスルーホール１３ｂを形成する。この場合、スルーホール１３ｂは、正方形状としており、スルーホール１３ｂの幅（正方形の辺長）は、0.４μm としている。また、本実施の形態の特徴である貫通スルーホール１３における上部のスルーホール１３ｂを形成する製造工程と同様な製造工程を使用して、２層目の配線層１５ｆ〜１５ｉなどの配線層と３層目の配線層との間にそれらの配線層を電気的に接続するために使用されるスルーホールを形成している（図示を省略）。
【００３９】
次に、図８に示すように、不要となったフォトレジスト膜１９を取り除いた後、スルーホール１３ｂに例えばタングステン膜などからなるプラグ２０を形成する。
【００４０】
すなわち、半導体基板１の上に、ステップカバレッジの良い膜を形成できるＣＶＤ法を使用して、厚膜のタングステン膜を堆積する。したがって、タングステン膜は、ステップカバレッジの良い膜となることにより、スルーホール１３ｂにタングステン膜を完全な状態で埋め込むことができる。
【００４１】
その後、例えばドライエッチングなどを用いたエッチバック法などを使用して、タングステン膜の表層部を取り除いて、スルーホール１３ｂに埋め込まれているタングステン膜からなるプラグ２０を形成する。
【００４２】
その後、図９に示すように、半導体基板１の上に、配線層２１を堆積した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、３層目の配線層２１としてのパターンを形成する。
【００４３】
次に、設計仕様に応じて、半導体基板１の上に、前述した層間絶縁膜の製造工程と配線層の製造工程を繰り返し行って、多層配線構造の配線層を形成する（図示を省略）ことにより、本実施の形態の半導体集積回路装置の製造工程を終了する。
【００４４】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層なダミー配線層１５ｂ〜１５ｅを配置している態様を採用していることにより、中間配線層１５ａの近傍に配線層１５ｆ〜１５ｉが配置されていなくても、中間配線層１５ａの近傍にダミー配線層１５ｂ〜１５ｅを配置しているので、中間配線層１５ａのパターンを形成するためのエッチング用マスクとしてのフォトレジスト膜１７ａのパターンを形成する際のフォトレジスト膜１７を露光する場合に、光強度分布が配線層１５ｆ〜１５ｉと同様になるので、設計仕様に対応したパターンを形成することができる。
【００４５】
したがって、中間配線層１５ａの幅が小さくて、しかも中間配線層１５ａの近傍に配線層が配置されていなくても、ダミー配線層１５ｂ〜１５ｅを配置していることにより、光強度分布の異常化が防止できて、フォトレジスト膜１７ａのパターンの寸法が設計仕様に比較して小さくなってしまうことが防止できる。そのため、そのフォトレジスト膜１７ａをエッチング用マスクとして用いて、ドライエッチングなどの選択エッチング技術を使用して、アルミニウム層などからなる導電層１５をエッチングして、中間配線層１５ａのパターンを形成する際に、従来のように極めて小さい形状の中間配線層１５ａとなったり、中間配線層１５ａのパターンが削れたり、中間配線層１５ａのパターンが消失するなどの問題点が発生することを防止することができる。
【００４６】
その結果、高性能でしかも高信頼度の中間配線層１５ａを高製造歩留りをもって製造することができるので、半導体集積回路装置の高性能化および高信頼度化ができると共に高製造歩留りをもって製造することができる。また、中間配線層１５ａを設計仕様に応じたパターンとして形成できることにより、中間配線層１５ａの微細加工化ができることにより、半導体集積回路装置の高集積化および高速化ができる。
【００４７】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとは、同層の配線層１５ｆ〜１５ｉの配線ピッチ線１６の交点１６ａの領域（交点域）に配置していることにより、配線層の自動配線技術を使用して、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００４８】
したがって、中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層１５ａを微細加工化した状態で形成することができる。
【００４９】
（実施の形態２）
図１１は、本発明の実施の形態２である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【００５０】
本実施の形態の貫通スルーホール１３の中間配線層１５ａとその周辺に配置されているダミー配線層１５ｂ〜１５ｅは、前述した実施の形態１の中間配線層１５ａとその周辺に配置されているダミー配線層１５ｂ〜１５ｅと同様である。しかし、本実施の形態の貫通スルーホール１３の中間配線層１５ａの近傍に、同層の配線層１５ｉ〜１５ｌが隣接して配置されている態様である。
【００５１】
そのため、本実施の形態の貫通スルーホール１３の中間配線層１５ａの近傍に、同層の配線層１５ｉ〜１５ｌが隣接して配置されていても、本実施の形態の貫通スルーホール１３の中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅならびに配線層１５ｈ〜１５ｌが、配線ピッチ線１６に乗っているために、ダミー配線層１５ｂ〜１５ｅによって、各々の配線層１５ｈ〜１５ｌ間のショートやスペース不良の発生を防止することができる。
【００５２】
また、本実施の形態の中間配線層１５ａに同層の配線層１５ｉ〜１５ｌが隣接して配置されていても、配線層の自動配線技術を使用して、中間配線層１５ａとダミー配線層１５ｂ〜１５ｅとを配置することができる。
【００５３】
したがって、中間配線層１５ａおよびダミー配線層１５ｂ〜１５ｅを簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層１５ａを微細加工化した状態で形成することができる。
【００５４】
（実施の形態３）
図１２は、本発明の実施の形態３である半導体集積回路装置の中間配線層および２層目の配線層の一部を示す概略平面図である。
【００５５】
本実施の形態の貫通スルーホール１３の中間配線層１５ａと同層の配線層１５ｆ〜１５ｊにおける配線層１５ｉと配線層１５ｊとは、配線ピッチ線１６以外の領域に配置されている。
【００５６】
そのため、本実施の形態の貫通スルーホール１３の中間配線層１５ａの周辺に、前述した実施の形態１のダミー配線層１５ｂ〜１５ｅを配置する態様を採用すると、配線層１５ｆ〜１５ｊのショートやスペース不良が発生することにより、中間配線層１５ａと同層のダミー配線層１５ｂ〜１５ｅを配置することができない。
【００５７】
そのため、本発明者の検討の結果、本実施の形態の貫通スルーホール１３の中間配線層１５ａの周辺に、中間配線層１５ａと同層のダミー配線層１５ｂ〜１５ｅを配置することができないので、中間配線層１５ａの平面状の大きさを貫通スルーホール１３の孔の1.５倍以上の大きさにして形成することにより、設計仕様のパターンに応じた中間配線層１５ａを形成できることが明らかになった。
【００５８】
また、本実施の形態の貫通スルーホール１３の中間配線層１５ａは、レイアウトルールが許す範囲で拡大化することにより、従来のようなパターン消失や貫通スルーホール１３における下部のプラグと上部のプラグとの非導通（電気的な接続不良）を防止することができる。
【００５９】
また、本実施の形態の貫通スルーホール１３の中間配線層１５ａは、レイアウトルールが許す範囲で拡大化しても、あらかじめ中間配線層１５ａのパターンを設定でき、当初から寸法変更して設計できるので、配線形成技術において、不規則な配線層１５ｆ〜１５ｊに囲まれた部分であろうとも、本実施の形態の中間配線層１５ａを配置することができる。
【００６０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、本発明は、半導体素子を形成している半導体基板をＳＯＩ（Silicon on Insulator）基板などの種々の基板に変更することができ、半導体基板などの基板に形成する半導体素子としては、ＭＯＳＦＥＴ以外に、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の半導体素子を適用できる。
【００６２】
また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴなどを構成要素とするＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory ）などのメモリ系あるいはロジック系などを有する種々の半導体集積回路装置およびその製造方法に適用できる。
【００６３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６４】
（１）．本発明の半導体集積回路装置およびその製造方法によれば、貫通スルーホールの中間配線層の周辺に、中間配線層と同層なダミー配線層を配置している態様を採用していることにより、中間配線層の近傍に配線層が配置されていなくても、中間配線層の近傍にダミー配線層を配置しているので、中間配線層のパターンを形成するためのエッチング用マスクとしてのフォトレジスト膜のパターンを形成する際のフォトレジスト膜を露光する場合に、光強度分布が配線層と同様になるので、設計仕様に対応したパターンを形成することができる。
【００６５】
したがって、高性能でしかも高信頼度の中間配線層を高製造歩留りをもって製造することができるので、半導体集積回路装置の高性能化および高信頼度化ができると共に高製造歩留りをもって製造することができる。また、中間配線層を設計仕様に応じたパターンとして形成できることにより、中間配線層の微細加工化ができることにより、半導体集積回路装置の高集積化および高速化ができる。
【００６６】
（２）．本発明の半導体集積回路装置およびその製造方法によれば、中間配線層とダミー配線層とは、同層の配線層の配線ピッチ線の交点の領域（交点域）に配置していることにより、配線層の自動配線技術を使用して、中間配線層とダミー配線層とを配置することができる。
【００６７】
したがって、中間配線層およびダミー配線層を簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層を微細加工化した状態で形成することができる。
【００６８】
（３）．本発明の半導体集積回路装置およびその製造方法によれば、中間配線層に同層の配線層が隣接して配置されていても、配線層の自動配線技術を使用して、中間配線層とダミー配線層とを配置することができる。
【００６９】
したがって、中間配線層およびダミー配線層を簡単な製造工程を使用して、製造することができるので、処理時間を短縮することができると共に種々の態様の半導体集積回路装置における中間配線層を微細加工化した状態で形成することができる。
【００７０】
（４）．本発明の半導体集積回路装置によれば、貫通スルーホールの中間配線層と同層のダミー配線層を配置することができない場合において、中間配線層の平面状の大きさを貫通スルーホールの孔の1.５倍以上の大きさにして形成することにより、設計仕様のパターンに応じた中間配線層を形成できる。
【００７１】
また、本発明の貫通スルーホールの中間配線層は、レイアウトルールが許す範囲で拡大化することにより、従来のようなパターン消失や貫通スルーホールにおける下部のプラグと上部のプラグとの非導通（電気的な接続不良）を防止することができる。
【００７２】
また、本発明の貫通スルーホールの中間配線層は、レイアウトルールが許す範囲で拡大化しても、あらかじめ中間配線層のパターンを設定でき、当初から寸法変更して設計できるので、配線形成技術において、不規則な配線層に囲まれた部分であろうとも、本発明の中間配線層を配置することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【図１１】本発明の実施の形態２である半導体集積回路装置の中間配線層およびダミー配線層および２層目の配線層の一部を示す概略平面図である。
【図１２】本発明の実施の形態３である半導体集積回路装置の中間配線層および２層目の配線層の一部を示す概略平面図である。
【符号の説明】
１ 半導体基板（基板）
２ フィールド絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 絶縁膜
６ サイドウォールスペーサ
７ 半導体領域
８ 絶縁膜
９ プラグ
１０ 配線層
１１ 層間絶縁膜（絶縁膜）
１２ フォトレジスト膜
１３ 貫通スルーホール
１３ａ 貫通スルーホールにおける下部のスルーホール
１３ｂ 貫通スルーホールにおける上部のスルーホール
１４ プラグ
１５ 導電層
１５ａ 中間配線層
１５ｂ〜１５ｅ ダミー配線層
１５ｆ〜１５ｌ 配線層
１６ 配線ピッチ線
１６ａ 交点
１７ フォトレジスト膜
１７ａ〜１７ｉ パターン化されたフォトレジスト膜
１８ 層間絶縁膜（絶縁膜）
１９ フォトレジスト膜
２０ プラグ
２１ 配線層
Claims (1)
- 半導体素子が形成されている基板の上に、第１の絶縁膜を形成した後、前記第１の絶縁膜に貫通スルーホールにおける第１のスルーホールを形成した後、前記第１のスルーホールに第１のプラグを形成する工程と、
前記第１の絶縁膜の上に、配線層となる導電層を堆積した後、フォトリソグラフィ技術によりフォトレジスト膜のパターンを前記導電層上に形成する際に、パターンの疎密の違いに基づく光強度分布の影響により、疎なパターンのフォトレジスト膜のパターンの寸法が小さくなってしまわないように中間配線層を形成するためのパターンの周りに孤立したダミー配線層を形成するためのパターンを設けたフォトマスクを用いたフォトリソグラフィ技術と選択エッチング技術とを使用して、前記第１のプラグと接続する前記中間配線層とその周辺に他のスルーホールに接続されない孤立した前記ダミー配線層を形成する工程と、
前記中間配線層および前記ダミー配線層の上に、第２の絶縁膜を形成し、前記第２の絶縁膜に前記貫通スルーホールにおける第２のスルーホールを形成した後、前記第２のスルーホールに第２のプラグを形成する工程とを有する半導体集積回路装置の製造方法において、
前記中間配線層と前記ダミー配線層とは、同層の配線層の配線ピッチ線の交点域に配置されていることを特徴とする半導体集積回路装置の製造方法。
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- 1997-12-08 JP JP33696397A patent/JP3718336B2/ja not_active Expired - Fee Related
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