JP2000068277A - 幅広の軟質金属配線におけるディッシングの回避方法 - Google Patents
幅広の軟質金属配線におけるディッシングの回避方法Info
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- JP2000068277A JP2000068277A JP11214947A JP21494799A JP2000068277A JP 2000068277 A JP2000068277 A JP 2000068277A JP 11214947 A JP11214947 A JP 11214947A JP 21494799 A JP21494799 A JP 21494799A JP 2000068277 A JP2000068277 A JP 2000068277A
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Abstract
(57)【要約】
【課題】 半導体集積回路または電子パッケージを設計
する効果的な方法を提供すること。 【解決手段】 広い金属領域を金属ストライプに分割す
るステップが、これらのデバイスの物理的設計ステップ
に含まれている。この方法は、データの複雑さを著しく
増大させず、設計の正確さを保証する。さらに、この方
法は、銅配線技術に本来的なディッシングの問題を解決
することができる。
する効果的な方法を提供すること。 【解決手段】 広い金属領域を金属ストライプに分割す
るステップが、これらのデバイスの物理的設計ステップ
に含まれている。この方法は、データの複雑さを著しく
増大させず、設計の正確さを保証する。さらに、この方
法は、銅配線技術に本来的なディッシングの問題を解決
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に超小形電子
回路製造技術に関し、より詳細には超小形電子集積回路
の物理的設計に関する。さらに詳細には、化学的機械研
磨（ＣＭＰ）による平面化プロセスの際の銅などの軟質
金属のくぼみなどの欠損（ディッシング）の回避方法に
関する。
回路製造技術に関し、より詳細には超小形電子集積回路
の物理的設計に関する。さらに詳細には、化学的機械研
磨（ＣＭＰ）による平面化プロセスの際の銅などの軟質
金属のくぼみなどの欠損（ディッシング）の回避方法に
関する。
【０００２】
【従来の技術】半導体集積回路およびプリント回路電子
パッケージは、一般に導体、絶縁体および他の材料のい
くつかの層からなる構造であり、物理的設計またはレイ
アウトで画定されるパターンを転写する製造プロセスに
よって水平次元で構造化されている。レイアウトは、い
くつかの層内の１組の平面幾何形状からなる。これらの
物理的設計またはレイアウトは、通常、このような回路
またはパッケージによく見られる繰り返し構造を利用し
た階層型データ構造の２次元形状からなるコンピュータ
・データとして表される。次いで、デザイン・ファイル
が、パターン・ジェネレータ・ファイルに変換され、そ
れを使ってマスクと呼ばれるパターンが製作される。
パッケージは、一般に導体、絶縁体および他の材料のい
くつかの層からなる構造であり、物理的設計またはレイ
アウトで画定されるパターンを転写する製造プロセスに
よって水平次元で構造化されている。レイアウトは、い
くつかの層内の１組の平面幾何形状からなる。これらの
物理的設計またはレイアウトは、通常、このような回路
またはパッケージによく見られる繰り返し構造を利用し
た階層型データ構造の２次元形状からなるコンピュータ
・データとして表される。次いで、デザイン・ファイル
が、パターン・ジェネレータ・ファイルに変換され、そ
れを使ってマスクと呼ばれるパターンが製作される。
【０００３】いくつかのケースにおいて、製造プロセス
の処置は、物理的材料に転写される設計パターンの影響
を受ける。例えば、設計の局所的パターン密度、すなわ
ち、材料が上に付着された（あるいは除去された）面積
の割合は、フィーチャの形状および寸法に影響を及ぼ
し、そのローカリティ・エクステントは個々の製造プロ
セスに依存する。局所的パターン密度の影響を受ける恐
れのある特殊なプロセスは、化学的機械（いわゆる「ケ
メック（chemeck）」）研磨（ＣＭＰ）である。ＣＭＰ
は、半導体基板の平面化に使用される。平面化は、半導
体デバイスを形成するのに使用する層の数が増加するに
従ってますます重要になってきつつある。平坦でない基
板では、フォトレジスト層のパターン化における難点、
被膜付着時に被膜にボイドが形成されること、およびエ
ッチング・プロセスの際に層の除去が不完全で層の残存
部分が残されることを含めて、多くの問題が生じる。
の処置は、物理的材料に転写される設計パターンの影響
を受ける。例えば、設計の局所的パターン密度、すなわ
ち、材料が上に付着された（あるいは除去された）面積
の割合は、フィーチャの形状および寸法に影響を及ぼ
し、そのローカリティ・エクステントは個々の製造プロ
セスに依存する。局所的パターン密度の影響を受ける恐
れのある特殊なプロセスは、化学的機械（いわゆる「ケ
メック（chemeck）」）研磨（ＣＭＰ）である。ＣＭＰ
は、半導体基板の平面化に使用される。平面化は、半導
体デバイスを形成するのに使用する層の数が増加するに
従ってますます重要になってきつつある。平坦でない基
板では、フォトレジスト層のパターン化における難点、
被膜付着時に被膜にボイドが形成されること、およびエ
ッチング・プロセスの際に層の除去が不完全で層の残存
部分が残されることを含めて、多くの問題が生じる。
【０００４】しかし、ＣＭＰは、幅広の金属領域を研磨
する際、くぼみなどの欠損、いわゆる「ディッシング」
が生じるという欠点がある。特に銅を使用する場合は、
この影響により、基板の表面が平坦でなくなり、上述の
難点を招く。
する際、くぼみなどの欠損、いわゆる「ディッシング」
が生じるという欠点がある。特に銅を使用する場合は、
この影響により、基板の表面が平坦でなくなり、上述の
難点を招く。
【０００５】図１は、ディッシングの起こった場合の２
つの状況を示す。ディッシングは、比較的細いワイア
（Ａ）内ではある程度無視することができるが、太いワ
イア（Ｂ）では金属抵抗と製造性が大きな影響を受け
る。
つの状況を示す。ディッシングは、比較的細いワイア
（Ａ）内ではある程度無視することができるが、太いワ
イア（Ｂ）では金属抵抗と製造性が大きな影響を受け
る。
【０００６】ディッシングを回避する、いくつかの方法
が知られており、それらのあるものは、余分なプロセス
・ステップを使用している。
が知られており、それらのあるものは、余分なプロセス
・ステップを使用している。
【０００７】クローニン（Cronin）らの米国特許出願第
５５３９２４０号には、広いトレンチの基部から垂直に
上方に延びるサブミニマム・シリコン・ピラーを製作し
そのピラーを酸化することが記載されている。基板が共
形のＣＶＤ酸化物で覆われている場合、ピラーはトレン
チの上に単一の深い凹みが形成されるのを防止する。そ
の代わりに、比較的浅い一連の凹みが形成される。した
がって、結果として得られる表面はより平面化しやすく
なる。
５５３９２４０号には、広いトレンチの基部から垂直に
上方に延びるサブミニマム・シリコン・ピラーを製作し
そのピラーを酸化することが記載されている。基板が共
形のＣＶＤ酸化物で覆われている場合、ピラーはトレン
チの上に単一の深い凹みが形成されるのを防止する。そ
の代わりに、比較的浅い一連の凹みが形成される。した
がって、結果として得られる表面はより平面化しやすく
なる。
【０００８】ヤング（Jang）らの米国特許出願第５７２
１１７２号は、自己整合研磨停止層ハード・マスキング
法で、平面化されたアパチャ充填層を形成し、それによ
ってディッシングを回避する方法を提案している。一
方、ドーン（Doan）らの米国特許出願第５６１８３８１
号は、ディッシングの度合を最小限に抑えた二相選択的
ＣＭＰプロセスを開示している。
１１７２号は、自己整合研磨停止層ハード・マスキング
法で、平面化されたアパチャ充填層を形成し、それによ
ってディッシングを回避する方法を提案している。一
方、ドーン（Doan）らの米国特許出願第５６１８３８１
号は、ディッシングの度合を最小限に抑えた二相選択的
ＣＭＰプロセスを開示している。
【０００９】しかしながら、すでに上述したように、こ
れらの方法は、所要時間を増加させ、設計の正確さと歩
留りの低下を招く、追加のプロセス・ステップを必要と
する。
れらの方法は、所要時間を増加させ、設計の正確さと歩
留りの低下を招く、追加のプロセス・ステップを必要と
する。
【００１０】ディッシングを減少させることの可能な他
の最新技術は、追加のプロセス・ステップを回避する
が、物理的設計の後にマスク作成のためのデータ準備ス
テップを含むものである。すなわち、ラヴィン（Lavi
n）らの米国特許出願第５６７１１５２号では、ネガテ
ィブ充填形状を有するタイルまたは単位セルの形状を貫
通する孔を作成する方法（いわゆる「チージング（chee
sing）」）を開示している。次いで、単位セルのサイズ
より広い金属領域を、隣接する単位セルで覆って、規則
正しく分布するタイル構造を得る。しかしながら、この
提案は、タイル化されたワイアの抵抗が、ネガティブ充
填形状が導入される場所の金属の喪失によって約１２％
増加するという欠点を有する。さらに、タイル化される
領域の決定、およびレイアウト・データへの単位セルの
導入は非常に複雑であり、所要時間を大幅に増加させ
る。形状の数が約１０００倍に増加するので、結果とし
て得られるデータの扱いも非常に複雑になる（例えば、
ＤＲＣ検査）。交互のタイル化パターンは、形状の数を
削減することができるが、大したほどではなく、残念な
ことにより高い配線抵抗を伴う。それに加えて、タイル
化はバイア挿入後に適用され、したがって、ＤＲＣのグ
ラウンド・ルール（基本寸法）に適合すると保証できな
い。
の最新技術は、追加のプロセス・ステップを回避する
が、物理的設計の後にマスク作成のためのデータ準備ス
テップを含むものである。すなわち、ラヴィン（Lavi
n）らの米国特許出願第５６７１１５２号では、ネガテ
ィブ充填形状を有するタイルまたは単位セルの形状を貫
通する孔を作成する方法（いわゆる「チージング（chee
sing）」）を開示している。次いで、単位セルのサイズ
より広い金属領域を、隣接する単位セルで覆って、規則
正しく分布するタイル構造を得る。しかしながら、この
提案は、タイル化されたワイアの抵抗が、ネガティブ充
填形状が導入される場所の金属の喪失によって約１２％
増加するという欠点を有する。さらに、タイル化される
領域の決定、およびレイアウト・データへの単位セルの
導入は非常に複雑であり、所要時間を大幅に増加させ
る。形状の数が約１０００倍に増加するので、結果とし
て得られるデータの扱いも非常に複雑になる（例えば、
ＤＲＣ検査）。交互のタイル化パターンは、形状の数を
削減することができるが、大したほどではなく、残念な
ことにより高い配線抵抗を伴う。それに加えて、タイル
化はバイア挿入後に適用され、したがって、ＤＲＣのグ
ラウンド・ルール（基本寸法）に適合すると保証できな
い。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＣＭＰプロセスに付随するディッシングの問
題を解決する、半導体集積回路または電子パッケージを
設計する効果的な方法を提供することである。
一目的は、ＣＭＰプロセスに付随するディッシングの問
題を解決する、半導体集積回路または電子パッケージを
設計する効果的な方法を提供することである。
【００１２】本発明の他の目的は、データの複雑さを著
しく増大させずにこのような方法を提供することであ
る。
しく増大させずにこのような方法を提供することであ
る。
【００１３】本発明の他の目的は、配線抵抗を悪化させ
ず、逆に結果として得られる値を最初から示すことであ
る。
ず、逆に結果として得られる値を最初から示すことであ
る。
【００１４】
【課題を解決するための手段】本発明は、設計の当初か
ら広い金属領域を金属ストライプに分割する、すなわ
ち、金属領域を分割するステップがすでに物理的設計に
含まれている技術を記載する。したがって、幅広の線の
分割は、機能要素の構築および配置ステップ、ならびに
金属層内でのそれらの配線ステップの一部分を形成す
る。
ら広い金属領域を金属ストライプに分割する、すなわ
ち、金属領域を分割するステップがすでに物理的設計に
含まれている技術を記載する。したがって、幅広の線の
分割は、機能要素の構築および配置ステップ、ならびに
金属層内でのそれらの配線ステップの一部分を形成す
る。
【００１５】
【発明の実施の形態】ワイアをどう分割するか、異なる
金属層間の相互接続をどう扱うか、タイル化されたＣ４
（Controlled Collapse Chip Connection）を接続する
のに何が必要か、および、非常に広いが分割されている
ワイアを用いて分割されていないワイアと同じほどグリ
ッド両端間の電圧を低く保つために電力グリッドをどう
設計するかを、以下に述べる。
金属層間の相互接続をどう扱うか、タイル化されたＣ４
（Controlled Collapse Chip Connection）を接続する
のに何が必要か、および、非常に広いが分割されている
ワイアを用いて分割されていないワイアと同じほどグリ
ッド両端間の電圧を低く保つために電力グリッドをどう
設計するかを、以下に述べる。
【００１６】周知であり、また図１から分かるように、
ディッシングが配線抵抗に影響を与え始める、線幅のし
きい値ｗ1が存在する。最小線幅はレイアウトのグラウ
ンド・ルールとして定義されるｗ0である。幅ｗ≦ｗ1を
有する細い線は、製造プロセスの許容誤差による近傍の
ワイアとの短絡を避けるために最小の間隔ｓ0を有して
いなければならない。すなわち、幅ｗ＞ｗ1の線は間隔
ｓ≧ｓ1でなくてはならず、幅ｗ＞ｗ2の線は間隔ｓ≧ｓ
2でなければならない、などである。線は最大幅ｗmaxを
とることができ、その場合は間隔は少なくともｓmaxで
なければならないと仮定する。ただし、ｗ0＜ｗ1＜ｗ2
＜...＜ｗmax、かつｓ0＜ｓ1＜...＜ｓmaxである。
ディッシングが配線抵抗に影響を与え始める、線幅のし
きい値ｗ1が存在する。最小線幅はレイアウトのグラウ
ンド・ルールとして定義されるｗ0である。幅ｗ≦ｗ1を
有する細い線は、製造プロセスの許容誤差による近傍の
ワイアとの短絡を避けるために最小の間隔ｓ0を有して
いなければならない。すなわち、幅ｗ＞ｗ1の線は間隔
ｓ≧ｓ1でなくてはならず、幅ｗ＞ｗ2の線は間隔ｓ≧ｓ
2でなければならない、などである。線は最大幅ｗmaxを
とることができ、その場合は間隔は少なくともｓmaxで
なければならないと仮定する。ただし、ｗ0＜ｗ1＜ｗ2
＜...＜ｗmax、かつｓ0＜ｓ1＜...＜ｓmaxである。
【００１７】すなわち、ディッシング回避のための最初
のステップとして下記の規則を満たさなければならな
い。 規則１：ｗmaxより小さい幅のワイアに対し、増大した
金属間隔に対するレイアウト・ルールが実現可能なよう
にワイアの分離間隔を定義する。
のステップとして下記の規則を満たさなければならな
い。 規則１：ｗmaxより小さい幅のワイアに対し、増大した
金属間隔に対するレイアウト・ルールが実現可能なよう
にワイアの分離間隔を定義する。
【００１８】比較的幅広のワイアは下記の規則に従って
個々のストライプに分割しなければならない。 規則２：ｗmaxより幅広のワイアを、相互間および外側
に増大した金属間隔ルールに従う間隔を有する個々のス
トライプに分割する。
個々のストライプに分割しなければならない。 規則２：ｗmaxより幅広のワイアを、相互間および外側
に増大した金属間隔ルールに従う間隔を有する個々のス
トライプに分割する。
【００１９】例えば、ラスト・メタル（last metal）電
力線は通常、電圧降下をある限界よりも低く保つため
に、非常に幅が広く、ｗmaxをはるかに超える。１つの
可能な解決法は、ワイアを、それぞれの幅が少なくとも
ｗ／ｎでｗmaxよりも小さいｎ＝［ｗ／ｗmax］個のスト
ライプに分割し、外側に適切な間隔ｓmaxを、かつ相互
間に同じ幅のギャップを設けることであろう。
力線は通常、電圧降下をある限界よりも低く保つため
に、非常に幅が広く、ｗmaxをはるかに超える。１つの
可能な解決法は、ワイアを、それぞれの幅が少なくとも
ｗ／ｎでｗmaxよりも小さいｎ＝［ｗ／ｗmax］個のスト
ライプに分割し、外側に適切な間隔ｓmaxを、かつ相互
間に同じ幅のギャップを設けることであろう。
【００２０】分割されたワイアの抵抗は、追加領域が費
やされた場合、分割されていないワイアと同じに保たれ
るはずである。配線性のためにこの追加のブロッケージ
が受け入れ不可能な場合、ワイアの抵抗は、ラヴィンら
の米国特許出願第５６７１１５２号に定義されている、
元来のタイル化法の１２％と比較して１２．６％増加す
るはずであり、これは、配線が完成した後に抵抗を悪化
させるのではなく、始めからよく知られていることであ
る。
やされた場合、分割されていないワイアと同じに保たれ
るはずである。配線性のためにこの追加のブロッケージ
が受け入れ不可能な場合、ワイアの抵抗は、ラヴィンら
の米国特許出願第５６７１１５２号に定義されている、
元来のタイル化法の１２％と比較して１２．６％増加す
るはずであり、これは、配線が完成した後に抵抗を悪化
させるのではなく、始めからよく知られていることであ
る。
【００２１】ワイアを分割することによって、このワイ
アの形状の数は、約ｓｑｒｔ（ｍ）／４倍にしか増加し
ない。ただし、ｍはチージングを行うときに使用した形
状の数である。ラスト・メタルを考えると、一部の信号
ワイアならびに電力ワイアをストライプ化する必要があ
る。図２には、ラスト・メタル（ＬＭ）の各線４ごとに
４本のストライプ２が示してあるが、その結果４倍に増
加するだけで、通常は無視できる。
アの形状の数は、約ｓｑｒｔ（ｍ）／４倍にしか増加し
ない。ただし、ｍはチージングを行うときに使用した形
状の数である。ラスト・メタルを考えると、一部の信号
ワイアならびに電力ワイアをストライプ化する必要があ
る。図２には、ラスト・メタル（ＬＭ）の各線４ごとに
４本のストライプ２が示してあるが、その結果４倍に増
加するだけで、通常は無視できる。
【００２２】各金属層には、水平方向（図２のＬＭ−
１）あるいは垂直方向（図２のＬＭ）とそれ自体の好ま
しい配線方向がある。ワイアがその方向を変える場合、
通常ある層からその上または下の層へのバイアが配置さ
れる。
１）あるいは垂直方向（図２のＬＭ）とそれ自体の好ま
しい配線方向がある。ワイアがその方向を変える場合、
通常ある層からその上または下の層へのバイアが配置さ
れる。
【００２３】分割されていないワイアでは、２つのセグ
メントが互いにオーバラップしている所にバイアの配列
が配置され、複数のバイアがオーバラップ領域に適合す
る。タイル化されたワイアでは、従来の技術によるペグ
またはピラーがすでに挿入されている所ではバイアを避
ける必要があり、あるいはバイアがすでに存在している
所にはペグまたはピラーを配置すべきでない。前者の場
合、バイアの欠損により、ワイア抵抗はさらに増大し、
後者の場合、ペグまたはピラーを全くあるいは充分な数
だけ配置できない場合には、ディッシングが起こる。
メントが互いにオーバラップしている所にバイアの配列
が配置され、複数のバイアがオーバラップ領域に適合す
る。タイル化されたワイアでは、従来の技術によるペグ
またはピラーがすでに挿入されている所ではバイアを避
ける必要があり、あるいはバイアがすでに存在している
所にはペグまたはピラーを配置すべきでない。前者の場
合、バイアの欠損により、ワイア抵抗はさらに増大し、
後者の場合、ペグまたはピラーを全くあるいは充分な数
だけ配置できない場合には、ディッシングが起こる。
【００２４】既存の増大した金属間隔ルールを満たすワ
イアは、規則正しいバイアの配列を示している。したが
って、バイアを別々に処理することはもはや必要ではな
い。分割されたワイアはオーバラップが実際に存在して
いる所にだけバイアが挿入される。図２では、ワイア・
セグメント、すなわちラスト・メタル上の４つのセグメ
ント２の累積幅ＬＭが下の金属のそれＬＭ−１よりずっ
と広く、バイアの配列６が、例えば、２×４＝８個のオ
ーバラップ領域に挿入される。したがってバイアが挿入
される領域は明確であるが、現況技術によるタイル化プ
ロセスでは、ペグまたはピラーが来るべき所のいくつか
のバイアを除去することが必要であり、これは、非決定
的であり、複数回実行する場合は予想できないタイル化
構造が生じる結果になる可能性がある。実際、本発明に
おけるバイア挿入は抵抗を増大させず、ディッシングを
回避する。
イアは、規則正しいバイアの配列を示している。したが
って、バイアを別々に処理することはもはや必要ではな
い。分割されたワイアはオーバラップが実際に存在して
いる所にだけバイアが挿入される。図２では、ワイア・
セグメント、すなわちラスト・メタル上の４つのセグメ
ント２の累積幅ＬＭが下の金属のそれＬＭ−１よりずっ
と広く、バイアの配列６が、例えば、２×４＝８個のオ
ーバラップ領域に挿入される。したがってバイアが挿入
される領域は明確であるが、現況技術によるタイル化プ
ロセスでは、ペグまたはピラーが来るべき所のいくつか
のバイアを除去することが必要であり、これは、非決定
的であり、複数回実行する場合は予想できないタイル化
構造が生じる結果になる可能性がある。実際、本発明に
おけるバイア挿入は抵抗を増大させず、ディッシングを
回避する。
【００２５】本発明はまた、Ｃ４パッドに接続する金属
形状が、例えば、現況技術によるラスト・メタル（Ｌ
Ｍ）タイル化要件に適合するように特に設計されるとき
に使用することができる。図２は、このような設計の見
取図であり、パッド領域に参照番号８が付けてある。Ｌ
Ｍ形状がＣ４領域内でペグまたはピラーの長方形とオー
バラップするのを避けるために、配線プロセスでブロッ
ケージをＬＭ上に画定することが必要であり、したがっ
て、ワイアをここに配置することはできなくなる。破線
の長方形は境界（いわゆるドーナツ形状）でＬＭセグメ
ントが入ることができる領域、および下の金属層（ＬＭ
−１）からのバイアが８の中央領域に配置できる領域を
示す。そのＣ４領域内でペグは、外部からの充分な接続
が、たとえばＬＭ上のＣ４コンタクト・パッド上に置か
れたＣ４リード・ボール（lead ball）を介して達成さ
れるように設計される。すべての側面からコンタクト・
パッドの中央に、そしてそこからストライプ状ワイアに
電流が流れることができるので、ペグは電流が流れるの
を妨げないように、すなわち抵抗を増大させるように長
く引き延ばされている。ワイアの内部でＣ４領域の外側
では、ストライプはディッシングを回避しながら電流が
流れるのと同じ方向に延びて、抵抗を最小に保つ同じく
長く引き延ばされたペグを形成する。
形状が、例えば、現況技術によるラスト・メタル（Ｌ
Ｍ）タイル化要件に適合するように特に設計されるとき
に使用することができる。図２は、このような設計の見
取図であり、パッド領域に参照番号８が付けてある。Ｌ
Ｍ形状がＣ４領域内でペグまたはピラーの長方形とオー
バラップするのを避けるために、配線プロセスでブロッ
ケージをＬＭ上に画定することが必要であり、したがっ
て、ワイアをここに配置することはできなくなる。破線
の長方形は境界（いわゆるドーナツ形状）でＬＭセグメ
ントが入ることができる領域、および下の金属層（ＬＭ
−１）からのバイアが８の中央領域に配置できる領域を
示す。そのＣ４領域内でペグは、外部からの充分な接続
が、たとえばＬＭ上のＣ４コンタクト・パッド上に置か
れたＣ４リード・ボール（lead ball）を介して達成さ
れるように設計される。すべての側面からコンタクト・
パッドの中央に、そしてそこからストライプ状ワイアに
電流が流れることができるので、ペグは電流が流れるの
を妨げないように、すなわち抵抗を増大させるように長
く引き延ばされている。ワイアの内部でＣ４領域の外側
では、ストライプはディッシングを回避しながら電流が
流れるのと同じ方向に延びて、抵抗を最小に保つ同じく
長く引き延ばされたペグを形成する。
【００２６】上述の通り、ＬＭ上では非常に幅広の電力
配線が、電圧降下を最小に保つために必要である。Ｃ４
領域のフットプリント、すなわちチップ領域全体に分散
している接続では、これらの幅広の電力線はチップ領域
全体を横切って走り、交互にＶDDとＧＮＤを印加する。
これらの長いワイアは図２に示すように１つのチップ縁
部から他のチップ縁部まで分割され、Ｃ４がない所でス
トライプになっており、ペグまたはピラーが既に特にこ
の領域用に設計されているＣ４で分割されている。
配線が、電圧降下を最小に保つために必要である。Ｃ４
領域のフットプリント、すなわちチップ領域全体に分散
している接続では、これらの幅広の電力線はチップ領域
全体を横切って走り、交互にＶDDとＧＮＤを印加する。
これらの長いワイアは図２に示すように１つのチップ縁
部から他のチップ縁部まで分割され、Ｃ４がない所でス
トライプになっており、ペグまたはピラーが既に特にこ
の領域用に設計されているＣ４で分割されている。
【００２７】本明細書に記載の本発明は、特に銅配線技
術につきもののディッシングの問題を解決するものであ
るが、他のすべての軟質金属配線にも適用される。これ
は、ワイア、ワイア・セグメント間のバイア、および周
囲へのＣ４接続を備えている。開発プロセスの所要時
間、データの複雑さ、配線の抵抗を悪化させ、最後に、
といっても重要さが低いわけではないが、設計の正確さ
を保証できないポスト・プロセスを確立するのではな
く、この方法は、以下のことを行う。 〇 以前と同じ所要時間を保つことができる、 〇 データの複雑さを著しく増大させない、 〇 後で配線抵抗を悪化させず、結果として生じる値を
最初から示す、 〇 設計の正確さを保証する。
術につきもののディッシングの問題を解決するものであ
るが、他のすべての軟質金属配線にも適用される。これ
は、ワイア、ワイア・セグメント間のバイア、および周
囲へのＣ４接続を備えている。開発プロセスの所要時
間、データの複雑さ、配線の抵抗を悪化させ、最後に、
といっても重要さが低いわけではないが、設計の正確さ
を保証できないポスト・プロセスを確立するのではな
く、この方法は、以下のことを行う。 〇 以前と同じ所要時間を保つことができる、 〇 データの複雑さを著しく増大させない、 〇 後で配線抵抗を悪化させず、結果として生じる値を
最初から示す、 〇 設計の正確さを保証する。
【００２８】加えて、特別なバイアの取り扱いは必要で
なく、Ｃ４ペグまたはピラー領域の上にＬＭ形状がオー
バラップすることは、ブロッケージ画定によって回避さ
れている。このようにして、Ｃ４コンタクト・パッド内
のペグまたはピラーが充分に小さくないことによる、ペ
グまたはピラーの欠損あるいはグラウンド・ルール違反
が回避される。
なく、Ｃ４ペグまたはピラー領域の上にＬＭ形状がオー
バラップすることは、ブロッケージ画定によって回避さ
れている。このようにして、Ｃ４コンタクト・パッド内
のペグまたはピラーが充分に小さくないことによる、ペ
グまたはピラーの欠損あるいはグラウンド・ルール違反
が回避される。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）デバイスの最適配列と、これらのデ
バイス間の効率的な金属線配線スキームとを決定するた
めの物理的設計ステップを含む、半導体集積回路または
電子パッケージの製造方法であって、前記物理的設計ス
テップが、広い金属領域（４）を金属ストライプ（２）
に分割するステップを含むことを特徴とする方法。 （２）前記集積回路または電子パッケージが銅配線を備
えている、上記（１）に記載の方法。 （３）前記広い金属領域（４）が、好ましくは単一の配
線セグメントに属する別々のストライプ（２）に分割さ
れる、上記（１）あるいは（２）に記載の方法。 （４）金属層間にオーバラップが存在する場所のみにバ
イア（６）が挿入される、上記（１）ないし（３）のい
ずれか一項に記載の方法。 （５）上部金属層が、電子構成要素、好ましくはチップ
を受けるためのＣ４パッド領域（８）を備えている、上
記（１）ないし（４）のいずれか一項に記載の方法。 （６）金属セグメントが前記Ｃ４パッド領域（８）とオ
ーバラップするのを妨げるようにブロッケージが画定さ
れる、上記（５）に記載の方法。 （７）長い電力線が、チップの一縁部から他の縁部まで
分割され、Ｃ４パッド領域（８）が配置されていない所
ではストライプとされ、Ｃ４パッド領域の所では分割さ
れている、上記（５）に記載の方法。 （８）銅半導体構造の平面化、特に化学的機械研磨（Ｃ
ＭＰ）による平面化の際にディッシングを防止する方法
であって、広い金属領域（４）をストライプ（２）に分
割することが、前記半導体構造の物理的設計に含まれて
いることを特徴とする方法。
バイス間の効率的な金属線配線スキームとを決定するた
めの物理的設計ステップを含む、半導体集積回路または
電子パッケージの製造方法であって、前記物理的設計ス
テップが、広い金属領域（４）を金属ストライプ（２）
に分割するステップを含むことを特徴とする方法。 （２）前記集積回路または電子パッケージが銅配線を備
えている、上記（１）に記載の方法。 （３）前記広い金属領域（４）が、好ましくは単一の配
線セグメントに属する別々のストライプ（２）に分割さ
れる、上記（１）あるいは（２）に記載の方法。 （４）金属層間にオーバラップが存在する場所のみにバ
イア（６）が挿入される、上記（１）ないし（３）のい
ずれか一項に記載の方法。 （５）上部金属層が、電子構成要素、好ましくはチップ
を受けるためのＣ４パッド領域（８）を備えている、上
記（１）ないし（４）のいずれか一項に記載の方法。 （６）金属セグメントが前記Ｃ４パッド領域（８）とオ
ーバラップするのを妨げるようにブロッケージが画定さ
れる、上記（５）に記載の方法。 （７）長い電力線が、チップの一縁部から他の縁部まで
分割され、Ｃ４パッド領域（８）が配置されていない所
ではストライプとされ、Ｃ４パッド領域の所では分割さ
れている、上記（５）に記載の方法。 （８）銅半導体構造の平面化、特に化学的機械研磨（Ｃ
ＭＰ）による平面化の際にディッシングを防止する方法
であって、広い金属領域（４）をストライプ（２）に分
割することが、前記半導体構造の物理的設計に含まれて
いることを特徴とする方法。
【図１】ディッシングの起こる２つの状況を示す図であ
る。
る。
【図２】本発明による分割された配線を示す図である。
２ 金属ストライプ ４ Ｃ４パッド ６ バイア ８ パッド開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・イングリッシュ アメリカ合衆国12578 ニューヨーク州ソ ールト・ポイント デニーズ・コート 58 エイ (72)発明者 ヨアヒム・カイナート ドイツ ディー71155 アルトドルフ ヘ ルダーリンシュトラーセ 27 (72)発明者 ドクトル・オリヴァー・レッティヒ ドイツ ディー71063 ジンデルフィンゲ ン マイヒンガー・シュトラーセ 64
Claims (8)
- 【請求項１】デバイスの最適配列と、これらのデバイス
間の効率的な金属線配線スキームとを決定するための物
理的設計ステップを含む、半導体集積回路または電子パ
ッケージの製造方法であって、 前記物理的設計ステップが、広い金属領域（４）を金属
ストライプ（２）に分割するステップを含むことを特徴
とする方法。 - 【請求項２】前記集積回路または電子パッケージが銅配
線を備えている、請求項１に記載の方法。 - 【請求項３】前記広い金属領域（４）が、好ましくは単
一の配線セグメントに属する別々のストライプ（２）に
分割される、請求項１あるいは２に記載の方法。 - 【請求項４】金属層間にオーバラップが存在する場所の
みにバイア（６）が挿入される、請求項１ないし３のい
ずれか一項に記載の方法。 - 【請求項５】上部金属層が、電子構成要素、好ましくは
チップを受けるためのＣ４パッド領域（８）を備えてい
る、請求項１ないし４のいずれか一項に記載の方法。 - 【請求項６】金属セグメントが前記Ｃ４パッド領域
（８）とオーバラップするのを妨げるようにブロッケー
ジが画定される、請求項５に記載の方法。 - 【請求項７】長い電力線が、チップの一縁部から他の縁
部まで分割され、Ｃ４パッド領域（８）が配置されてい
ない所ではストライプとされ、Ｃ４パッド領域の所では
分割されている、請求項５に記載の方法。 - 【請求項８】銅半導体構造の平面化、特に化学的機械研
磨（ＣＭＰ）による平面化の際にディッシングを防止す
る方法であって、 広い金属領域（４）をストライプ（２）に分割すること
が、前記半導体構造の物理的設計に含まれていることを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98115777.9 | 1998-08-21 | ||
| EP98115777 | 1998-08-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068277A true JP2000068277A (ja) | 2000-03-03 |
| JP3782904B2 JP3782904B2 (ja) | 2006-06-07 |
Family
ID=8232495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21494799A Expired - Fee Related JP3782904B2 (ja) | 1998-08-21 | 1999-07-29 | 半導体集積回路または電子パッケージの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3782904B2 (ja) |
| KR (1) | KR20000016933A (ja) |
| TW (1) | TW430895B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088149A (ja) * | 2007-09-28 | 2009-04-23 | Spansion Llc | 半導体装置およびその製造方法 |
| US7890918B2 (en) | 2006-05-23 | 2011-02-15 | Renesas Electronics Corporation | Method of designing semiconductor device |
| CN109524348A (zh) * | 2017-09-20 | 2019-03-26 | 格芯公司 | 基本规则区域中的完全对准的过孔 |
-
1999
- 1999-02-12 TW TW88102272A patent/TW430895B/zh not_active IP Right Cessation
- 1999-07-14 KR KR1019990028374A patent/KR20000016933A/ko active Search and Examination
- 1999-07-29 JP JP21494799A patent/JP3782904B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7890918B2 (en) | 2006-05-23 | 2011-02-15 | Renesas Electronics Corporation | Method of designing semiconductor device |
| JP2009088149A (ja) * | 2007-09-28 | 2009-04-23 | Spansion Llc | 半導体装置およびその製造方法 |
| CN109524348A (zh) * | 2017-09-20 | 2019-03-26 | 格芯公司 | 基本规则区域中的完全对准的过孔 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3782904B2 (ja) | 2006-06-07 |
| TW430895B (en) | 2001-04-21 |
| KR20000016933A (ko) | 2000-03-25 |
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