CN102263018B - 改善芯片栅极侧墙生长的负载效应的方法 - Google Patents

改善芯片栅极侧墙生长的负载效应的方法 Download PDF

Info

Publication number
CN102263018B
CN102263018B CN 201010186553 CN201010186553A CN102263018B CN 102263018 B CN102263018 B CN 102263018B CN 201010186553 CN201010186553 CN 201010186553 CN 201010186553 A CN201010186553 A CN 201010186553A CN 102263018 B CN102263018 B CN 102263018B
Authority
CN
China
Prior art keywords
grid
chip
zone
load effect
growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 201010186553
Other languages
English (en)
Other versions
CN102263018A (zh
Inventor
陈福成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN 201010186553 priority Critical patent/CN102263018B/zh
Publication of CN102263018A publication Critical patent/CN102263018A/zh
Application granted granted Critical
Publication of CN102263018B publication Critical patent/CN102263018B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

本发明公开了一种改善芯片栅极侧墙生长的负载效应的方法包括步骤：设计一组填充图形；在所述芯片的栅层生长之后，在所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域上，在所述一组填充图形中选择一个所述填充图形来进行栅布局，从而使所述芯片的图形密度达到目标图形密度和所述芯片的栅极侧墙生长的负载效应达到目标负载效应。本发明能优化芯片内化学机械研磨的均一性和刻蚀的宏负载，同时能改善在栅极侧墙薄膜生长时形成的各栅极局部表面积负载不平衡的情况。

Description

改善芯片栅极侧墙生长的负载效应的方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种改善芯片栅极侧墙生长的负载效应的方法。
背景技术
现有技术中，在栅极侧墙层如多晶硅栅的氮化硅侧墙层生长时，现有的芯片的设计使得芯片的各个局部的负载效应不同。如图2所示，产生各个局部的负载效应不同的原因是所述栅极侧墙层的薄膜生长不仅发生在多晶硅的顶部1和多晶硅之间2，而且同时发生在多晶硅的侧面3，即与多晶硅的整体表面积相关。
现有技术中，多晶硅栅层的设计主要还停留在考虑图形密度的基础上，这对于化学机械研磨的均一性和刻蚀的宏负载(Macro Loading Effect)都有很好的改善意义。但是现有技术没有考虑到多晶硅栅的局部表面积在后续栅极侧墙层的薄膜生长时的引起不同的负载的情况，这样就会形成栅极侧墙生长后芯片上的各局部表面的负载不平衡，使得后续的形成所述栅极侧墙的刻蚀工艺中出现刻蚀不均衡的问题。
发明内容
本发明所要解决的技术问题是提供一种改善芯片栅极侧墙生长的负载效应的方法，能优化芯片内化学机械研磨的均一性和刻蚀的宏负载，同时能改善在栅极侧墙薄膜生长时形成的各栅极局部表面积负载不平衡的情况。
为解决上述技术问题，本发明提供的改善芯片栅极侧墙生长的负载效应的方法包括步骤：
步骤一、设计一组填充图形；
步骤二、在所述芯片的栅层生长之后，在所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域上，在所述一组填充图形中选择一个所述填充图形来进行栅布局，从而使所述芯片的图形密度达到目标图形密度和所述芯片的栅极侧墙生长的负载效应达到目标负载效应。所述栅层的组成材料能选择多晶硅、非晶硅、硅化物、金属。所述目标图形密度为所述芯片中所有栅极的正面积与芯片面积的比值，且所述目标图形密度范围为20％～40％。所述目标负载效应为所述芯片面积与栅极的侧面积之和与芯片面积的比值，且所述目标负载效应范围为120％～250％。
更进一步的改进是，所述栅层是多晶硅栅层，所述栅布局是多晶硅栅布局。
更进一步的改进是，所述一组填充图形包括了具有不同图形密度和不同的负载效应的多个填充图形；也包括了图形密度相同但是负载效应不同的多个填充图形。
更进一步的改进是，所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域为不被栅区和扩散区所占据的区域。其中所述扩散区即为有源区(AA，active area)。确定所述不被栅区和扩散区所占据的区域的方法包含：产生由栅区和扩散区组成的联合区域；将所述联合区域反转形成联合反转区域，以所述联合反转区域作为所述不被栅区和扩散区占据的区域。
更进一步的改进是，将所述联合反转区域缩小一预定的量，使所述缩小的联合反转区域的边界和所述联合区域的边界间形成一大小为所述预定的量的间隔，所述预定的量的范围为0.1微米～50微米之间的值，以所述缩小的联合反转区域作为栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域。
本发明通过从一组预先设计的填充图形中选择一个填充图形插入到栅层需要调节图形密度和后续栅极侧墙薄膜生长的负载效应的区域进行栅极布局，能优化芯片内化学机械研磨的均一性和刻蚀的宏负载，还能同时调整栅极如多晶硅栅的局部表面积在后续栅极侧墙薄膜生长时的引起不同的负载的情况，从而能改善在栅极侧墙薄膜生长时形成的各栅极局部表面积负载不平衡的情况。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明方法的流程图；
图2是芯片的栅极侧墙层的薄膜生长位置示意图。
具体实施方式
如图1所述为本发明方法的流程图，本发明改善芯片栅极侧墙生长的负载效应的方法包括步骤：
步骤一、设计一组填充图形；所述一组填充图形包括了具有不同图形密度和不同的负载效应的多个填充图形；也包括了图形密度相同但是负载效应不同的多个填充图形。
步骤二、在所述芯片的栅层生长之后，在所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域上，在所述一组填充图形中选择一个所述填充图形来进行栅布局，从而使所述芯片的图形密度达到目标图形密度和所述芯片的栅极侧墙生长的负载效应达到目标负载效应。所述栅层为多晶硅栅层，所述栅布局为多晶硅栅布局。所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域必须为不被栅区和扩散区所占据的区域。其中所述扩散区即为有源区(AA，active area)。确定所述不被栅区和扩散区所占据的区域的方法包含：产生由栅区和扩散区组成的联合区域；将所述联合区域反转形成联合反转区域，进一步将所述联合反转区域缩小一预定的量，使所述缩小的联合反转区域的边界和所述联合区域的边界间形成一大小为所述预定的量的间隔，所述预定的量的范围为0.1微米～50微米之间的值，以所述缩小的联合反转区域作为栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域。
如图2所示，所述目标图形密度为芯片中所有栅极的正面积与芯片面积的比值，且所述目标负载效应范围为120％～250％。所述目标负载效应为芯片面积与栅极的侧面积之和与芯片面积的比值，且所述目标图形密度范围为20％～40％。所述栅极的正面积即图2中标记1所示面积；所述芯片面积即图2中标记1和2之和所示面积；所述栅极的侧面积即图2中标记3所示面积。本发明通过在栅区和扩散区之外的联合反转区域内进行栅布局，最后使芯片的图形密度和负载效应都达到目标图形密度和目标负载效应；而现有技术的多晶硅栅层的设计中，虽然考虑到了目标图形密度的设计，但是并没有使芯片的负载效应也能同时达到目标负载效应。所以本发明和现有技术相比，在能优化芯片内化学机械研磨的均一性和刻蚀的宏负载的同时能改善在栅极侧墙薄膜生长时形成的各栅极局部表面积负载不平衡的情况。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种改善芯片栅极侧墙生长的负载效应的方法，其特征在于，包括步骤：
步骤一、设计一组填充图形；
步骤二、在所述芯片的栅层生长之后，在所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域上，在所述一组填充图形中选择一个所述填充图形来进行栅布局，从而使所述芯片的图形密度达到目标图形密度和所述芯片的栅极侧墙生长的负载效应达到目标负载效应，所述目标负载效应为所述芯片面积与栅极的侧面积之和与芯片面积的比值，且所述目标负载效应范围为120％～250％。
2.如权利要求1所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：所述栅层的组成材料能选择多晶硅、非晶硅、硅化物、金属。
3.如权利要求1所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：所述栅层是多晶硅栅层，所述栅布局是多晶硅栅布局。
4.如权利要求1所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：所述一组填充图形包括了具有不同图形密度和不同的负载效应的多个填充图形；也包括了图形密度相同但是负载效应不同的多个填充图形。
5.如权利要求1所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：所述栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域为不被栅区和扩散区所占据的区域。
6.如权利要求5所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：确定所述不被栅区和扩散区所占据的区域的方法包含：产生由栅区和扩散区组成的联合区域；将所述联合区域反转形成联合反转区域，以所述联合反转区域作为所述不被栅区和扩散区占据的区域。
7.如权利要求6所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：将所述联合反转区域缩小一预定的量，使所述缩小的联合反转区域的边界和所述联合区域的边界间形成一大小为所述预定的量的间隔，所述预定的量的范围为0.1微米～50微米之间的值，以所述缩小的联合反转区域作为栅层上的需要调节图形密度和后续栅极侧墙生长的负载效应的区域。
8.如权利要求1所述的改善芯片栅极侧墙生长的负载效应的方法，其特征在于：所述目标图形密度为所述芯片中所有栅极的正面积与芯片面积的比值，且所述目标图形密度范围为20％～40％。
CN 201010186553 2010-05-27 2010-05-27 改善芯片栅极侧墙生长的负载效应的方法 Active CN102263018B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010186553 CN102263018B (zh) 2010-05-27 2010-05-27 改善芯片栅极侧墙生长的负载效应的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010186553 CN102263018B (zh) 2010-05-27 2010-05-27 改善芯片栅极侧墙生长的负载效应的方法

Publications (2)

Publication Number Publication Date
CN102263018A CN102263018A (zh) 2011-11-30
CN102263018B true CN102263018B (zh) 2013-07-24

Family

ID=45009611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010186553 Active CN102263018B (zh) 2010-05-27 2010-05-27 改善芯片栅极侧墙生长的负载效应的方法

Country Status (1)

Country Link
CN (1) CN102263018B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1346516A (zh) * 1999-12-10 2002-04-24 皇家菲利浦电子有限公司 用来降低全局图形密度效应的智能栅层填充方法
CN1828966A (zh) * 2006-02-13 2006-09-06 友达光电股份有限公司 有机发光二极管及显示器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136583A1 (en) * 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance
KR20060010921A (ko) * 2004-07-29 2006-02-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7381623B1 (en) * 2007-01-17 2008-06-03 International Business Machines Corporation Pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1346516A (zh) * 1999-12-10 2002-04-24 皇家菲利浦电子有限公司 用来降低全局图形密度效应的智能栅层填充方法
CN1828966A (zh) * 2006-02-13 2006-09-06 友达光电股份有限公司 有机发光二极管及显示器

Also Published As

Publication number Publication date
CN102263018A (zh) 2011-11-30

Similar Documents

Publication Publication Date Title
TWI466183B (zh) 肖特基二極體及其製造方法
WO2008070266A3 (en) Methods for manufacturing three-dimensional thin-film solar cells
CN104347422B (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
CN103489863A (zh) 采用鳍式场效应晶体管工艺的同质结二极管结构
JP2009164289A5 (zh)
CN102437180A (zh) 超高压锗硅hbt器件及其制造方法
US20140175520A1 (en) METAL SILICIDE SELF-ALIGNED SiGe HETEROJUNCTION BIPOLAR TRANSISTOR AND METHOD OF FORMING THE SAME
CN102799060A (zh) 虚设图案以及形成虚设图案的方法
CN104795446B (zh) 沟槽栅mosfet及其制造方法
CN102856194B (zh) 制造反向阻断绝缘栅双极晶体管的方法
CN102412287B (zh) 锗硅hbt器件及其制造方法
CN102263018B (zh) 改善芯片栅极侧墙生长的负载效应的方法
TWI268625B (en) Controllable varactor
CN105702709A (zh) 沟槽型超级结的制造方法
CN103854964B (zh) 改善沟槽栅分立功率器件晶圆内应力的方法
JP2008124098A (ja) 半導体装置及びその製造方法
CN102623339A (zh) 改善双层栅mos结构的中间氧化层厚度均匀性的方法
US20090315139A1 (en) Patterning method and semiconductor device
CN102543706A (zh) 一种不同多晶硅栅电极厚度的集成工艺
CN201017889Y (zh) 采用psg掺杂技术的vdmos、igbt功率器件
CN100474533C (zh) 一种在有源区表面制作5000欧姆以上的超高电阻的方法
CN101295730B (zh) 半导体器件及半导体器件的栅极制作方法
CN105895678A (zh) 一种制造在外延硅片上半导体功率器件的背面结构
CN106129108B (zh) 一种具有三维结构的半导体晶圆
US7253498B2 (en) Bipolar transistor with geometry optimized for device performance, and method of making same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140110

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20140110

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.