JP2507618B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2507618B2 JP2507618B2 JP1189312A JP18931289A JP2507618B2 JP 2507618 B2 JP2507618 B2 JP 2507618B2 JP 1189312 A JP1189312 A JP 1189312A JP 18931289 A JP18931289 A JP 18931289A JP 2507618 B2 JP2507618 B2 JP 2507618B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- dummy
- inter
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ダミー配線を有した半導体集積回路装置の
製造方法に関し、特にスタンダードセルとかゲートアレ
イ等の自動配置配線方法によりつくられる多層構造の半
導体集積回路に使用されるものである。
製造方法に関し、特にスタンダードセルとかゲートアレ
イ等の自動配置配線方法によりつくられる多層構造の半
導体集積回路に使用されるものである。
（従来の技術） 従来、ダミー配線は以下の２種類の方法で使用されて
いた。１番目は、配線密度が各部によって異なる場合
に、同一配線層内での配線密度の差からくるデバイス間
の段差を防ぐため及び広範囲の中に１本だけ配線がある
と、エッチングの際浸食されて配線が切断されてしまう
ローディング効果の対策としてダミー配線を設置する
（特開昭60−119749号）。２番目は、ダミー配線を誤配
線の修正に用いるもので、修正だけを目的とした配線を
所定の配線層に形成させておき、製造された半導体装置
が不良の場合に、ダミー配線を用いて修正を行なう（特
開昭59−198796号，特開昭61−125045号，特開昭62−20
6855号）。
いた。１番目は、配線密度が各部によって異なる場合
に、同一配線層内での配線密度の差からくるデバイス間
の段差を防ぐため及び広範囲の中に１本だけ配線がある
と、エッチングの際浸食されて配線が切断されてしまう
ローディング効果の対策としてダミー配線を設置する
（特開昭60−119749号）。２番目は、ダミー配線を誤配
線の修正に用いるもので、修正だけを目的とした配線を
所定の配線層に形成させておき、製造された半導体装置
が不良の場合に、ダミー配線を用いて修正を行なう（特
開昭59−198796号，特開昭61−125045号，特開昭62−20
6855号）。
（発明が解決しようとする課題） 第４図は、従来のダミー配線を有する集積回路のパタ
ーン平面図で、１は第１の配線層、２は第２の配線層、
３はコネクションスルーホール（コンタクトホール）、
４はダミー配線、５はセル（本集積回路はスタンダード
セル方式で形成されたものを想定している）、６は内部
電源VDD配線、７は内部電源VSS配線、８はセル間配線で
ある。
ーン平面図で、１は第１の配線層、２は第２の配線層、
３はコネクションスルーホール（コンタクトホール）、
４はダミー配線、５はセル（本集積回路はスタンダード
セル方式で形成されたものを想定している）、６は内部
電源VDD配線、７は内部電源VSS配線、８はセル間配線で
ある。
従来のダミー配線は、デバイス間の段差を防ぐため及
びローディング効果対策のために設置した場合や、誤配
線があった場合の修正に用いた場合の使用方法に無駄が
あった。上記デバイス間の段差を防ぐため及びローディ
ング効果対策のために用いた場合、第４図に示すように
設置するダミー配線４の幅を、設置場所にあわせて適当
な大きさに変えていた。その為ダミー配線の幅が一定で
ない場合もあり、それ以外の目的で使用せず、ダミー配
線を設置するだけで終わっていた。また、誤配線の修正
に用いた場合は、ダミー配線を予め設置しておいても、
製造された半導体集積回路に不良がない場合にも、修正
用としてダミー配線を利用せず、これも前述のデバイス
間の段差を防ぐ場合に用いた時と同様に、ダミー配線を
設置するだけで終わっていた。
びローディング効果対策のために設置した場合や、誤配
線があった場合の修正に用いた場合の使用方法に無駄が
あった。上記デバイス間の段差を防ぐため及びローディ
ング効果対策のために用いた場合、第４図に示すように
設置するダミー配線４の幅を、設置場所にあわせて適当
な大きさに変えていた。その為ダミー配線の幅が一定で
ない場合もあり、それ以外の目的で使用せず、ダミー配
線を設置するだけで終わっていた。また、誤配線の修正
に用いた場合は、ダミー配線を予め設置しておいても、
製造された半導体集積回路に不良がない場合にも、修正
用としてダミー配線を利用せず、これも前述のデバイス
間の段差を防ぐ場合に用いた時と同様に、ダミー配線を
設置するだけで終わっていた。
本発明は、ダミー配線を用いて、内部電源電圧の安定
化・配線の修正・遅延補正を容易に行なえる半導体集積
回路装置の製造方法を提供することを目的とする。
化・配線の修正・遅延補正を容易に行なえる半導体集積
回路装置の製造方法を提供することを目的とする。
（課題を解決するための手段と作用） 請求項１に記載した本発明の半導体集積回路装置の製
造方法は、複数のセルが一方向に沿って配列された少な
くとも２つのセル列と、これらセル列間に設けられ、各
セル間を選択的に接続するためのセル間配線が形成され
た配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記セル間配線の修正が必要な時に、選択したダミ
ー配線を前記内部電源から切り離し、この切り離したダ
ミー配線と前記セル間配線とを接続することにより、ダ
ミー配線を経由してセル間を結線し、前記ダミー配線で
前記セル間配線の修正を行なうことを特徴とする。
造方法は、複数のセルが一方向に沿って配列された少な
くとも２つのセル列と、これらセル列間に設けられ、各
セル間を選択的に接続するためのセル間配線が形成され
た配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記セル間配線の修正が必要な時に、選択したダミ
ー配線を前記内部電源から切り離し、この切り離したダ
ミー配線と前記セル間配線とを接続することにより、ダ
ミー配線を経由してセル間を結線し、前記ダミー配線で
前記セル間配線の修正を行なうことを特徴とする。
請求項２に記載した本発明の半導体集積回路装置の製
造方法は、複数のセルが一方向に沿って配列された少な
くとも２つのセル列と、これらセル列間に設けられ、各
セル間を選択的に接続するためのセル間配線が形成され
た配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記内部回路の信号遅延補正が必要な時に、選択し
たダミー配線を前記内部電源から切り離し、この切り離
したダミー配線と前記セル間配線とを接続して前記ダミ
ー配線の長さに応じた遅延を与えることにより、前記ダ
ミー配線で前記セル間の信号遅延を補正することを特徴
とする。
造方法は、複数のセルが一方向に沿って配列された少な
くとも２つのセル列と、これらセル列間に設けられ、各
セル間を選択的に接続するためのセル間配線が形成され
た配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記内部回路の信号遅延補正が必要な時に、選択し
たダミー配線を前記内部電源から切り離し、この切り離
したダミー配線と前記セル間配線とを接続して前記ダミ
ー配線の長さに応じた遅延を与えることにより、前記ダ
ミー配線で前記セル間の信号遅延を補正することを特徴
とする。
即ち、本発明は、例えば多層構造の半導体集積回路に
おいて専用セルにより、内部電源に接続されたダミー配
線を設置し、このダミー配線と集積回路基板との間に容
量を形成することで、内部電源電圧の揺らぎを防ぎ、内
部回路に安定した電圧を供給するものである。また上記
ダミー配線をセル間配線と同じ幅，配線ピッチで形成し
たことで、配線の修正，信号遅延補正に用いることも可
能とした。その結果、内部電源に接続されているダミー
配線を内部電源より電気的に切断して用いることで、修
正等の作業工程を短縮することが出来る。
おいて専用セルにより、内部電源に接続されたダミー配
線を設置し、このダミー配線と集積回路基板との間に容
量を形成することで、内部電源電圧の揺らぎを防ぎ、内
部回路に安定した電圧を供給するものである。また上記
ダミー配線をセル間配線と同じ幅，配線ピッチで形成し
たことで、配線の修正，信号遅延補正に用いることも可
能とした。その結果、内部電源に接続されているダミー
配線を内部電源より電気的に切断して用いることで、修
正等の作業工程を短縮することが出来る。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例のパターン平面図であるが、これは第４
図のものと対応させた場合の例であるから、対応個所に
は同一符合を付して説明を省略し、特徴とする点を説明
する。
１図は同実施例のパターン平面図であるが、これは第４
図のものと対応させた場合の例であるから、対応個所に
は同一符合を付して説明を省略し、特徴とする点を説明
する。
即ち本実施例の特徴であるダミー配線４は、セル間配
線８と同じ配線幅・配線ピッチでそれぞれ形成され、セ
ル間配線８と電気的に接続されることなく、同じ配線層
に設置される。第１図では、ダミー配線４を内部電源電
圧の安定化のために用いた例である。本実施例では、設
置した全てのダミー配線４は、チップの基板電位VDDと
は逆電位側の内部電源VSSに接続している。またダミー
配線４と内部電源７の接続には、接続のための専用セル
51を用いている。この専用セル51は、レイアウト時に各
セル列に最低１つは含まれるように設定しておくとよ
い。また、製造された半導体集積回路が不良の場合に
は、前述の電源電圧の安定化に用いたダミー配線４を、
内部電源VSSの配線７より電気的に切断して、配線の修
正に用いることが出来る。
線８と同じ配線幅・配線ピッチでそれぞれ形成され、セ
ル間配線８と電気的に接続されることなく、同じ配線層
に設置される。第１図では、ダミー配線４を内部電源電
圧の安定化のために用いた例である。本実施例では、設
置した全てのダミー配線４は、チップの基板電位VDDと
は逆電位側の内部電源VSSに接続している。またダミー
配線４と内部電源７の接続には、接続のための専用セル
51を用いている。この専用セル51は、レイアウト時に各
セル列に最低１つは含まれるように設定しておくとよ
い。また、製造された半導体集積回路が不良の場合に
は、前述の電源電圧の安定化に用いたダミー配線４を、
内部電源VSSの配線７より電気的に切断して、配線の修
正に用いることが出来る。
この配線修正にダミー配線を用いた場合を第２図で説
明する。この場合は修正箇所付近で、修正に都合の良い
長さのダミー配線４（これを41と表わす）を選び、これ
を内部電源７より電気的に切断することにより切断部11
を形成し、修正用の配線12を作成する。次に、間違って
接続された配線81を電気的に分離させ、本来接続される
配線同志を前述の修正用配線12を用いて接続する。この
時、修正に長い配線が必要な場合は、複数のダミー配線
を接続して用いることができる。修正に用いた以外のダ
ミー配線４は、全て、チップの基板電位VDDとは逆電位
の内部電源VSSの配線７に接続されたまゝにしておく。
明する。この場合は修正箇所付近で、修正に都合の良い
長さのダミー配線４（これを41と表わす）を選び、これ
を内部電源７より電気的に切断することにより切断部11
を形成し、修正用の配線12を作成する。次に、間違って
接続された配線81を電気的に分離させ、本来接続される
配線同志を前述の修正用配線12を用いて接続する。この
時、修正に長い配線が必要な場合は、複数のダミー配線
を接続して用いることができる。修正に用いた以外のダ
ミー配線４は、全て、チップの基板電位VDDとは逆電位
の内部電源VSSの配線７に接続されたまゝにしておく。
また、ダミー配線を内部電源より電気的に切断するこ
とで、内部回路の信号遅延補正用としても使用出来る。
この遅延補正にダミー配線を用いた例を第３図にて説明
する。例えば遅延時間を変更したいロジックの出力21付
近で遅延補正に都合の良い長さのダミー配線４（これを
42と表わす）を選び、これを内部電源より電気的に切断
することにより切断部11を設け、遅延補正用の配線42を
作成する。次に作成した補正用配線42と、ロジックの出
力21を新たに追加した配線22、コンタクトホール32を用
いて接続する。遅延時間の調整は、接続するダミー配線
42の配線長を適当に与えることで行なう。遅延に用いた
以外のダミー配線４は全て、チップの基板電位とは逆電
位側の内部電源７に接続される。
とで、内部回路の信号遅延補正用としても使用出来る。
この遅延補正にダミー配線を用いた例を第３図にて説明
する。例えば遅延時間を変更したいロジックの出力21付
近で遅延補正に都合の良い長さのダミー配線４（これを
42と表わす）を選び、これを内部電源より電気的に切断
することにより切断部11を設け、遅延補正用の配線42を
作成する。次に作成した補正用配線42と、ロジックの出
力21を新たに追加した配線22、コンタクトホール32を用
いて接続する。遅延時間の調整は、接続するダミー配線
42の配線長を適当に与えることで行なう。遅延に用いた
以外のダミー配線４は全て、チップの基板電位とは逆電
位側の内部電源７に接続される。
上記実施例によれば、第１図の如く、全てのダミー配
線をチップの基板電位とは逆電位側の内部電源に接続す
ることにより、集積回路基板とダミー配線４との間に容
量が形成され、この容量が内部電源７に接続されること
で、内部電源電圧の揺れを防ぎ、安定した電圧を内部回
路に供給することが出来る。またダミー配線をセル間配
線８と同じ幅，配線ピッチで形成することで、配線の修
正，遅延補正に用いることも可能とした。配線の修正に
用いた場合には、第２図に示すように、内部電源７に接
続されているダミー配線を、内部電源より電気的に切断
して用いることで、容易に修正を行なうことが可能とな
り、作業工程を短縮することが出来、また修正に用いら
れなかったダミー配線は、内部電源７に接続されている
ので、電源電圧の安定化に用いられる。また第３図のよ
うに遅延補正に用いた場合は、従来では新たにセルの追
加が必要となり、レイアウトからやり直さなければなら
ず、マスク作成用データについてもほぼ全て作成し直さ
なければならなかったところが、本発明によるダミー配
線42を用いることにより、セルの追加をなくすことが出
来、その結果マスク作成用データについても、修正に用
いた配線層以降のデータを作成し直すだけでよくなり、
作業工程を短縮することが出来る。遅延補正に用いなか
ったダミー配線は、内部電源７に接続されているので、
内部電源電圧の安定化に用いられる。
線をチップの基板電位とは逆電位側の内部電源に接続す
ることにより、集積回路基板とダミー配線４との間に容
量が形成され、この容量が内部電源７に接続されること
で、内部電源電圧の揺れを防ぎ、安定した電圧を内部回
路に供給することが出来る。またダミー配線をセル間配
線８と同じ幅，配線ピッチで形成することで、配線の修
正，遅延補正に用いることも可能とした。配線の修正に
用いた場合には、第２図に示すように、内部電源７に接
続されているダミー配線を、内部電源より電気的に切断
して用いることで、容易に修正を行なうことが可能とな
り、作業工程を短縮することが出来、また修正に用いら
れなかったダミー配線は、内部電源７に接続されている
ので、電源電圧の安定化に用いられる。また第３図のよ
うに遅延補正に用いた場合は、従来では新たにセルの追
加が必要となり、レイアウトからやり直さなければなら
ず、マスク作成用データについてもほぼ全て作成し直さ
なければならなかったところが、本発明によるダミー配
線42を用いることにより、セルの追加をなくすことが出
来、その結果マスク作成用データについても、修正に用
いた配線層以降のデータを作成し直すだけでよくなり、
作業工程を短縮することが出来る。遅延補正に用いなか
ったダミー配線は、内部電源７に接続されているので、
内部電源電圧の安定化に用いられる。
また、本発明により、ダミー配線を設置することで同
一配線層内での配線密度が、セル間配線のみの場合より
も均一にすることが出来るため、配線密度の差からくる
デバイス間の段差を減少させることが出来る。しかも広
範囲の中に１本だけ配線があると、エッチングの際浸食
されて、配線が切断されてしまうローディング効果に対
しても、ダミー配線４が設置されることで配線密度が均
一になるため、有効である。
一配線層内での配線密度が、セル間配線のみの場合より
も均一にすることが出来るため、配線密度の差からくる
デバイス間の段差を減少させることが出来る。しかも広
範囲の中に１本だけ配線があると、エッチングの際浸食
されて、配線が切断されてしまうローディング効果に対
しても、ダミー配線４が設置されることで配線密度が均
一になるため、有効である。
なお本発明は実施例のみに限られず種々の応用が可能
である。例えば実施例では、スタンダードセル方式によ
る集積回路に本発明を適用したが、ベーシックセルを有
するゲートアレイ方式の集積回路等にも本発明を適用で
きる。
である。例えば実施例では、スタンダードセル方式によ
る集積回路に本発明を適用したが、ベーシックセルを有
するゲートアレイ方式の集積回路等にも本発明を適用で
きる。
以上説明した如く本発明によれば、ダミー配線を種々
の用途に使用でき、工程の短縮，コスト低減も可能とな
り、また集積回路の信頼性も向上するものである。
の用途に使用でき、工程の短縮，コスト低減も可能とな
り、また集積回路の信頼性も向上するものである。
第１図ないし第３図は本発明の各実施例を示すパターン
平面図、第４図は従来装置のパターン平面図である。 １…第１の配線層、２…第２の配線層、3,31,32…コン
タクトホール、4,41,42…ダミー配線、５…セル、51…
専用セル、6,7…内部電源配線、８…セル間配線、11…
切断部、12,22…追加配線、131,132,21…配線。
平面図、第４図は従来装置のパターン平面図である。 １…第１の配線層、２…第２の配線層、3,31,32…コン
タクトホール、4,41,42…ダミー配線、５…セル、51…
専用セル、6,7…内部電源配線、８…セル間配線、11…
切断部、12,22…追加配線、131,132,21…配線。
フロントページの続き (72)発明者 若林 真一 東京都渋谷区渋谷１丁目13番９号 トス バックコンピューターシステム株式会社 内 (72)発明者 藤田 昌代 東京都渋谷区渋谷１丁目13番９号 トス バックコンピューターシステム株式会社 内 (56)参考文献 特開 昭60−119749（ＪＰ，Ａ) 特開 昭59−198796（ＪＰ，Ａ) 特開 昭61−125045（ＪＰ，Ａ) 特開 昭62−206855（ＪＰ，Ａ) 特開 昭53−102683（ＪＰ，Ａ) 特開 昭63−87744（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のセルが一方向に沿って配列された少
なくとも２つのセル列と、これらセル列間に設けられ、
各セル間を選択的に接続するためのセル間配線が形成さ
れた配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記セル間配線の修正が必要な時に、選択したダミ
ー配線を前記内部電源から切り離し、この切り離したダ
ミー配線と前記セル間配線とを接続することにより、ダ
ミー配線を経由してセル間を結線し、前記ダミー配線で
前記セル間配線の修正を行なうことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２】複数のセルが一方向に沿って配列された少
なくとも２つのセル列と、これらセル列間に設けられ、
各セル間を選択的に接続するためのセル間配線が形成さ
れた配線領域と、前記配線領域の空きスペースに設けら
れ、前記セル間配線と同じ幅，配線ピッチで形成された
ダミー配線と、前記各セル列内に少なくとも１つ設けら
れ、半導体集積回路チップの基板電位とは逆電位の内部
電源を前記ダミー配線に与えるための専用セルとを備
え、前記内部回路の信号遅延補正が必要な時に、選択し
たダミー配線を前記内部電源から切り離し、この切り離
したダミー配線と前記セル間配線とを接続して前記ダミ
ー配線の長さに応じた遅延を与えることにより、前記ダ
ミー配線で前記セル間の信号遅延を補正することを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189312A JP2507618B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
| DE69034109T DE69034109T2 (de) | 1989-07-21 | 1990-07-20 | Halbleiter-IC-Vorrichtung und deren Herstellungsverfahren |
| EP90113945A EP0409256B1 (en) | 1989-07-21 | 1990-07-20 | Semiconductor IC device and method for manufacturing the same |
| KR1019900011110A KR930009023B1 (ko) | 1989-07-21 | 1990-07-21 | 반도체집적회로장치 및 그 제조방법 |
| US07/737,605 US5160995A (en) | 1989-07-21 | 1991-07-25 | Semiconductor IC device with dummy wires |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189312A JP2507618B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353547A JPH0353547A (ja) | 1991-03-07 |
| JP2507618B2 true JP2507618B2 (ja) | 1996-06-12 |
Family
ID=16239245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189312A Expired - Lifetime JP2507618B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5160995A (ja) |
| EP (1) | EP0409256B1 (ja) |
| JP (1) | JP2507618B2 (ja) |
| KR (1) | KR930009023B1 (ja) |
| DE (1) | DE69034109T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396100A (en) * | 1991-04-05 | 1995-03-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a compact arrangement of SRAM cells |
| JPH0851159A (ja) * | 1994-08-05 | 1996-02-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3180612B2 (ja) * | 1995-03-27 | 2001-06-25 | ヤマハ株式会社 | 半導体集積回路 |
| US5814847A (en) * | 1996-02-02 | 1998-09-29 | National Semiconductor Corp. | General purpose assembly programmable multi-chip package substrate |
| JP3159108B2 (ja) * | 1997-03-27 | 2001-04-23 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| US5917230A (en) * | 1997-04-09 | 1999-06-29 | United Memories, Inc. | Filter capacitor construction |
| DE19825607C2 (de) | 1998-06-08 | 2000-08-10 | Siemens Ag | Integrierte Halbleiterschaltung mit Füllstrukturen |
| JP4598470B2 (ja) * | 1998-07-03 | 2010-12-15 | パナソニック株式会社 | 半導体装置 |
| US6346427B1 (en) | 1999-08-18 | 2002-02-12 | Utmc Microelectronic Systems Inc. | Parameter adjustment in a MOS integrated circuit |
| US6323113B1 (en) * | 1999-12-10 | 2001-11-27 | Philips Electronics North America Corporation | Intelligent gate-level fill methods for reducing global pattern density effects |
| WO2005117115A1 (en) * | 2004-05-28 | 2005-12-08 | Koninklijke Philips Electronics N.V. | Chips with useful lines and dummy lines |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| US11239154B2 (en) * | 2015-01-20 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Fishbone structure enhancing spacing with adjacent conductive line in power network |
| US10523188B2 (en) | 2016-02-23 | 2019-12-31 | Samsung Electronics Co., Ltd. | Semiconductor device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852346B2 (ja) * | 1977-02-18 | 1983-11-22 | 株式会社東芝 | 半導体装置 |
| JPS59198796A (ja) * | 1983-04-26 | 1984-11-10 | 日本電気株式会社 | 高密度多層配線基板 |
| JPS60119749A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 多層配線部材 |
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPS61125045A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置 |
| JPS6218732A (ja) * | 1985-07-15 | 1987-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路とその個性化方法 |
| JPS62206855A (ja) * | 1986-03-06 | 1987-09-11 | Nec Corp | 半導体装置の配線構造 |
| JPS6387744A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体集積回路 |
| JPS63304496A (ja) * | 1987-06-03 | 1988-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
-
1989
- 1989-07-21 JP JP1189312A patent/JP2507618B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-20 DE DE69034109T patent/DE69034109T2/de not_active Expired - Lifetime
- 1990-07-20 EP EP90113945A patent/EP0409256B1/en not_active Expired - Lifetime
- 1990-07-21 KR KR1019900011110A patent/KR930009023B1/ko not_active IP Right Cessation
-
1991
- 1991-07-25 US US07/737,605 patent/US5160995A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69034109D1 (de) | 2003-11-20 |
| EP0409256B1 (en) | 2003-10-15 |
| KR930009023B1 (ko) | 1993-09-18 |
| EP0409256A3 (en) | 1992-10-14 |
| EP0409256A2 (en) | 1991-01-23 |
| DE69034109T2 (de) | 2004-07-29 |
| JPH0353547A (ja) | 1991-03-07 |
| US5160995A (en) | 1992-11-03 |
| KR910003801A (ko) | 1991-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2507618B2 (ja) | 半導体集積回路装置の製造方法 | |
| US5095352A (en) | Semiconductor integrated circuit device of standard cell system | |
| EP0405586B1 (en) | Semiconductor device and method of burning in the same | |
| EP0070861B1 (en) | Wafer and method of testing networks thereon | |
| EP0074825B1 (en) | Manufacture of integrated circuits by masterslice methods | |
| US6327166B1 (en) | Semiconductor device | |
| JP2802605B2 (ja) | ダミーボールを用いたｂｇａ半導体パッケージ及びその補修方法 | |
| KR19980042497A (ko) | 반도체 집적 회로 | |
| US6591406B2 (en) | Semiconductor apparatus including bypass capacitor having structure for making automatic design easy, and semiconductor apparatus layout method | |
| EP0182222B1 (en) | Semiconductor integrated circuit device constructed by polycell technique | |
| EP0021661B1 (en) | Semiconductor master-slice device | |
| US5952684A (en) | Chip layout of semiconductor integrated circuit | |
| JP4450380B2 (ja) | メモリを内蔵した半導体集積回路 | |
| US6730989B1 (en) | Semiconductor package and method | |
| US6236228B1 (en) | Structure and method of repair of integrated circuits | |
| JPH0542823B2 (ja) | ||
| JP2642377B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3637125B2 (ja) | 半導体集積回路装置 | |
| US6798067B2 (en) | Switching metal line configurations in metal layer structures | |
| US20230082556A1 (en) | Design technique of wiring to be provided on wiring circuit board to be mounted in electronic apparatus | |
| US7060529B2 (en) | Multiple chip semiconductor arrangement having electrical components in separating regions | |
| KR0184929B1 (ko) | 인쇄 회로 기판,그보수 및 제조방법 | |
| JPH11260925A (ja) | 半導体集積回路装置およびその自動配置配線方法 | |
| JPH03255665A (ja) | 半導体集積回路装置 | |
| JPS58202547A (ja) | 集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 14 |