KR930009023B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents

반도체집적회로장치 및 그 제조방법 Download PDF

Info

Publication number
KR930009023B1
KR930009023B1 KR1019900011110A KR900011110A KR930009023B1 KR 930009023 B1 KR930009023 B1 KR 930009023B1 KR 1019900011110 A KR1019900011110 A KR 1019900011110A KR 900011110 A KR900011110 A KR 900011110A KR 930009023 B1 KR930009023 B1 KR 930009023B1
Authority
KR
South Korea
Prior art keywords
wiring
dummy
power supply
cell
cells
Prior art date
Application number
KR1019900011110A
Other languages
English (en)
Other versions
KR910003801A (ko
Inventor
사토시 와다
시니치 와카바야시
마사요 후지타
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910003801A publication Critical patent/KR910003801A/ko
Application granted granted Critical
Publication of KR930009023B1 publication Critical patent/KR930009023B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용 없음.

Description

반도체집적회로장치 및 그 제조방법
제 1 도 내지 제 3 도는 본 발명의 각 실시예를 나타낸 패턴평면도.
제 4 도는 종래장치의 패턴평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 배선층 2 : 제 2 배선층
3, 31, 32: 접속구멍 4, 41, 42: 더미배선
5 : 셀 51: 전용셀
6, 7 : 내부전원배선 8 : 셀간배선
11 : 절단부 12, 22 : 추가배선
131, 132, 21 : 배선
[산업상의 이용분야]
본 발명은 더미배선을 갖춘 반도체집적회로장치 및 그 제조방법에 관한 것으로, 특히 스탠다드센이라든가 게이트에러이 등의 자동배치배선방법에 의해 만들어진 다층구조의 반도체집적회로에 사용되는 것이다.
[종래의 기술 및 그 문제점]
종래, 더미배선은 이하의 2종류의 방법으로 사용되었다. 첫번째는, 배선밀도가 각부에 따라 다른 경우에 동일배선층내에서의 배선밀도의 차이에서 오는 디바이스간의 단차의 방지 및 넓은 범위에 배선이 1개만 있으면 엣칭시 침식되어 배선이 전절단되어 버리는 로딩효과(loading 效果)에 대한 대책으로서 더미배선을 설치하였다(일본특허공개 소 60-119749호). 두번째는, 더미배선을 오배선의 수정에 이용하는 것으로, 수정만을 목적으로 하는 배선을 소정의 배선층에 형성해 놓고, 제조된 반도체장치가 불량인 경우에 더미배선을 이용해서 수정을 행한다(일본특허공개 소 59-198796호, 일본특허공개 소61-125045호, 일본특허공개 소 62-206855호).
제 4 도는 종래의 더미배선을 갖춘 집적회로의 패턴평면도로, 참조부호 1은 제 1 배선층, 2는 제 2 배선층, 3은 접속구멍(contact hole), 4는 더미배선, 5는 셀(본 집적회로는 스탠다스셀방식으로 형성된 것을 상정하고 있다). 6은 내부전원(VDD)배선, 7은 내부전원(VSS)배선, 8은 셀간배선이다.
종래의 더미배선은, 디바이스간의 단차방지 및 로딩효과에 대처하기 위해 설치한 경우나, 오배선한 경우의 수정에 이용하는 경우의 사용방법에는 쓸모가 없었다.
상기 디바이스간의 단차방지 및 로딩효과에 대처하기 위해 이용하는 경우에는, 제 4 도에 나타낸 바와 같이 설치하는 더미배선(4)의 폭을 설치장소에 맞추어 적당한 크기로 변화시켜야 했다. 이 때문에, 더미배선의 폭이 일정하지 않은 경우도 있었고, 그 이외의 목적으로 사용되지 않고 더미배선을 설치하는 것암으로 끝나는 경우도 있었다. 또, 오배선의 수정에 이용하는 경우는, 더미배선을 미리 설치해 놓고도 제조된 반도체집적회로에 불량이 없는 경우에는 수정용으로 더미배선을 이용하지 못함으로써 이것도 상술한 디바이스간의 단차를 방지하기 위해 이용하는 경우와 마찬가지로 더미배선을 설치하는 것만으로 끝나는 경우가 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 더미배선을 이용하여 내부전원전압의 안정화, 배선의 수정, 지연보정을 용이하게 행할 수 있는 반도체집적회로장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체집적회로장치는, 기판전위가 공급되는 반도체기판과, 이 반도체기판에 형성된 복수의 셀, 이 복수의 셀간을 접속시키는 셀간배선 및, 상기 반도체기판에 형성됨과 더불어 상기 기판전위와 다른 전위가 공급되는 전원배선을 갖춘 반도체집적회로장치에 있어서, 상기 셀간배선과 동일한 폭 및 동일한 배선피치로 형성된 더미배선과, 상기 전원배선과 상기 더미배선을 접속시키는 전용셀을 더 구비한 것을 특징으로 한다.
또, 본 발명의 반도체집적회로장치의 제조방법은, 기판전위가 공급되는 반도체기판과, 이 반도체기판에 형성된 복수의 셀, 이 복수의 셀간을 접속시키는 셀간배선, 상기 반도체기판에 형성됨과 더불어 상기 기판전위와 다른 전위가 공급되는 전원배선, 상기 셀간배선과 동일한 폭 및 동일한 배선피치로 형성된 더미배선 및, 상기 전원배선과 상기 더미배선을 접속시키는 전용셀을 갖추 반도체집적회로장치를 준비하는 공정과, 상기 더미배선을 선택적으로 절단함으로써 상기 더미배선과 상기 전원배선을 전기적으로 분리하는 공정 및, 상기 더미배선과 상기 복수의 셀을 접속시키는 공정을 갖춘 것을 특징으로 한다.
또, 본 발명의 반도체집적회로장치의 제조방법은, 기판전위가 공급되는 반도체 기판과, 이 반도체기판에 형성된 복수의 셀, 이 복수의 셀간을 접속시키는 셀간배선, 상기 반도체기판에 형성됨과 더불어 상기 기판 전위와 다른 전위가 공급되는 전원배선, 상기 셀간배선과 동일한 폭 및 동일한 배선피치로 형성된 더미배선 및, 상기 전원배선과 상기 더미배선을 접속시키는 전용셀을 갖춘 반도체집적회로장치를 준비하는 공정과, 상기 더미배선을 선택적으로 절단함으로써 상기 더미배선과 상기 전원배선을 전기적으로 분리하는 공정 및, 상기 더미배선과 상기 셀간배선을 선택적으로 접속시키는 공정을 갖춘 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 예컨대 다층구조의 반도체집적회로에 있어서 전용셀에 의해 내부전원에 접속되는 더미배선을 설치하고, 이 더미배선과 집적회로기판간에 용량을 형성함으로써, 내부전원전압의 요동을 방지하여 내부회로에 안정한 전압을 공급하는 것이다. 또, 상기 더미배선을 셀간배선과 동일한 폭 및 동일한 배선피치로 형성함으로써, 배선의 수정, 신호지연의 보정에 이용할 수 있게 된다. 그 결과, 내부전원에 접속되어 있는 더미배선을 내부전원으로부터 전기적으로 절단하여 사용함으로써, 수정 등의 작업공정을 단축시킬 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 설명한다.
제 1 도는 1실시예의 패턴평면도이지만, 이는 제 4 도와 대응시킨 경우의 예이므로 대응하는 부분에는 동일한 참조부호를 붙이고 그 설명을 생략하며, 특징으로 하는 점만을 설명하기로 한다.
즉, 본 실시예의 특징인 더미배선(4)은 셀간배선(8)과 동일한 배선폭과 배서피치로 각각 형성되어 셀간배선(8)과 전기적으로 접속되지 않고 동일한 배선층에 설치된다. 제 1 도에서는 더미배선(4)을 내부전원전압의 안정화를 위해 사용한 예이다.
본 실시예에서는, 설치된 모든 더미배선(4)은 접속구멍(3)을 매개해서 칩의 기판전위(VDD)와는 역전 내부전원(VSS)의 배선(7)에 접속되어 있다. 또, 더미배선(4)과 내부전원(VSS)의 배선(7)의 접속에는 접속을 위한 전용셀(51)을 이용하고 있다.
이 전용셀(51)은 레이아우트(layout)시 각 셀열에 최저 1개는 포함되도록 설정해 놓으면 좋다. 또, 제조된 반도체집적회로가 불량인 경우에는, 상술한 전원전압의 안정화에 이용한 더미배선(4)을 내부전원배선(7)으로부터 전기적으로 절단하여 배선의 수정에 이용할 수가 있게 된다.
이 배선수정에 더미배선을 이용한 경우를 제 2 도에서 설명한다.
이 경우는 수정부분부근에서 수정에 적합한 길이의 더미배선(4 ; 이를 41로 표시함)을 선택하고, 이를 내부전원(VSS)의 배선(7)으로부터 전기적으로 절단함으로써 절단부(11)를 형성하여 수정용 배선(41)을 작성한다. 다음으로, 잘못 접속된 배선(81)을 전기적으로 분리시키고, 본래 접속되는 배선끼리를 상술한 수정용배선(41)과 새롭게 추가한 배선(12) 및 접속구멍(31)을 이용하여 접속시킨다. 이때, 수정에 긴 배선이 필요한 경우에는 복수의 더미배선을 접속해서 사용할 수가 있다. 수정에 이용되지 않은 더미배선(4)은 모두 칩의 기판전위(VDD)와는 역전위인 내부 전원(VSS)의 배선(7)에 접속된 채로 해 놓는다.
또, 더미배선을 내부전원배선(7)으로부터 전기적으로 절단함으로써 내부회로의 신호지연 보정용으로도 사용할 수가 있다. 이 지연보정에 더미배선을 이용한 예를 제 3 도에서 설명한다. 예컨대, 지연시간을 변경하고 싶은 로직의 출력(21)부근에서 지연보정에 적합한 길이의 더미배선(4 ; 이를 42로 표시함)을 선택하고, 이를 내부 전원배서(7)으로부터 전기적으로 절단함으로써 절단부(11)를 설치하여 지연보정용 배선(42)을 작성한다. 다음으로, 작성된 보정용 배선(42)과 로직의 출력(21)을 새롭게 추가한 배선(22), 접속구멍(32)을 이용하여 접속시킨다. 지연시간의 조정은 접속되는 더미배선(42)의 배선길이를 적당히 조정함으로써 행한다. 지연보정에 이용되지 않은 더미배선(4)은 모두 칩의 가판전위(VDD)와는 역전위인 내부전원(VSS)의 배선(7)에 접속된다.
상기 실시예에 의하면, 제 1 도와 같이 모든 더미배선을 칩의 기판전위와는 역전위인 내부전원배선(7)에 접속함으로써 집적회로기판과 더미배선(4)간에 용량이 형성되고, 이 용량이 내부전원배선(7)에 접속됨으로써 내부전원전압의 요동을 방지하여 안정한 전압을 내부회로에 공급할 수 있게 된다. 또, 더미배선을 셀간배선(8)과 동일한 폭과 배선피치로 형성함으로써 배선의 수정, 지연보정에도 이용할 수 있게 된다. 배선의 수정에 이용하는 경우에는, 제 2 도에 나타낸 바와 같이 같이 내부전원배선(7)에 접속된 더미배선을 내부전원으로부터 전기적으로 절단하여 사용함으로써 용이하게 수정을 행할 수 있게 되어 작업공정을 단축시킬 수가 있고, 또 수정에 이용되지 않은 더미배선은 내부전원배선(7)에 접속되어 전원전압의 안정화에 이용되게 된다.
또, 제 3 도와 같이 지연보정에 이용하는 경우에는, 종래에는 새로운 셀의 추가각 필요하게 되어 레이아우트부터 다시 해야만 했고, 마스크작성용 데이터에 대해서도 거의 모두 다시 작성해야 했지만, 본 발명에 의한 더미배선(42)을 이용함으로써 셀을 추가할 필요가 없게 되고, 그 결과 마스크작성을 데이터에 대해서도 수정에 이용된 배선층 이후의 데이터를 다시 작성하기만 하면 되므로 작업공정을 단출시킬 수 있게 된다. 지연보정에 이용되지 않은 더미배선은 내부전원배선(7)에 접속되어 내부전원전압의 안정화에 이용되게 된다.
또, 본 발명에 의한 더미배선을 설치함으로써 동일배선층내에서의 배선밀도를 셀간배선만의 경우보다도 균일하게 할 수 있기 때문에, 배선밀도의 차이에서 오는 디바이스간의 단차를 감소시킬 수 있게 된다. 더욱이, 넓은 범위 배선이 1개만 있으면, 엣칭시 침식되어 배선이 절단되어 버리는 로딩효과에 대해서도 더미배선(4)이 설치됨으로써 배선밀도가 균일해지기 때문에 유효하게 대처할 수 있게 된다.
또한, 본 발명은 본 실시예에 한정되지 않고 각종의 응용이 가능하다. 예컨대, 본 실시예에서는 스탠다드셀방식에 의한 집적회로에 본 발명을 적용했지만, 베이직 셀을 갖춘 게이트어레이방식이 집적회로 등에도 본 발명을 적용할 수가 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기가 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 더미배선을 여러가지 용도로 사용할 수 있게 되어 공정의 단축, 제조원가의 절감도 가능하게 되고, 또 집적회로의 신뢰성도 향상되게 한다.

Claims (3)

  1. 기판전원(VDD)가 공급되는 반도체기판과, 이 반도체기판에 형성된 복수의 셀(5), 이 복수의 셀(5)간을 접속시키는 셀간배선(8) 및, 상기 반도체기판에 형성됨과 더불어 상기 기판전위(VDD)와 다른 전위(VSS)가 공급되는 전원배선(7)을 갖춘 반도체집적회로장치에 있어서, 상기 셀간배선(8)과 동일한 폭 및 동일한 배선피치로 형성된 더미배선(4)과, 상기 전원배선(7)과 상기 더미배선(4)을 접속시키는 전용셀(51)을 더 구비한 것을 특징으로 하는 반도체집적회로장치.
  2. 기판전위(VDD)가 공급되는 반도체기판과, 이 반도체기판에 형성된 복수의 셀(5), 이 복수의 셀(5)간을 접속시키는 셀간배선(8), 상기 반도체기판에 형성됨과 더불어 상기 기판전위(VDD)와 다른 전위(VSS)가 공급되는 전원배선(7), 상기 셀간배선(8)과 동일한 폭 및 동일한 배선피치로 형성된 더미배선(41) 및, 상기 전원배선(7)과 상기 더미배선(41)을 접속시키는 전용셀(51)을 갖춘 반도체 집적회로장치를 준비하는 공정과, 상기 더미배선(41)을 선택적으로 절단함으로써 상기 더미배선(41)과 상기 전원배선(7)을 전기적으로 분리하는 공정 및, 상기 더미배선(41)과 상기 복수의 셀(5)을 접속시키는 공정을 갖춘 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  3. 기판전위(VDD)가 공급되는 반도체기판과, 이 반도체기판에 형성된 복수의 셀(5), 이 복수의 셀(5)간을 접속시키는 셀간배선(8), 상기 반도체기판에 형성됨과 더불어 상기 기판전위(VDD)와 다른 전위(VSS)가 공급되는 전원배선(7), 상기 셀간배선(8)과 동일한 폭 및 동일한 배선피치로 형성된 더미배선(42) 및, 상기 전원배선(7)과 상기 더미배선(42)을 접속시키는 전용셀(51)을 갖춘 반도체 집적회로장치를 준비하는 공정과, 상기 더미배선(42)을 선택적으로 절단함으로써 상기 더미배선(42)과 상기 전원배선(7)을 전기적으로 분리하는 공정 및, 상기 더미배선(42)과 상기 셀간배선(8)을 선택적으로 접속시키는 공정을 갖춘 것을 특징으로 하는 반도체집적회로장치의 제조방법.
KR1019900011110A 1989-07-21 1990-07-21 반도체집적회로장치 및 그 제조방법 KR930009023B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1189312A JP2507618B2 (ja) 1989-07-21 1989-07-21 半導体集積回路装置の製造方法
JP1-189312 1989-07-21
JP01-189312 1989-07-21

Publications (2)

Publication Number Publication Date
KR910003801A KR910003801A (ko) 1991-02-28
KR930009023B1 true KR930009023B1 (ko) 1993-09-18

Family

ID=16239245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900011110A KR930009023B1 (ko) 1989-07-21 1990-07-21 반도체집적회로장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US5160995A (ko)
EP (1) EP0409256B1 (ko)
JP (1) JP2507618B2 (ko)
KR (1) KR930009023B1 (ko)
DE (1) DE69034109T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396100A (en) * 1991-04-05 1995-03-07 Hitachi, Ltd. Semiconductor integrated circuit device having a compact arrangement of SRAM cells
JPH0851159A (ja) * 1994-08-05 1996-02-20 Mitsubishi Electric Corp 半導体集積回路
JP3180612B2 (ja) * 1995-03-27 2001-06-25 ヤマハ株式会社 半導体集積回路
US5814847A (en) * 1996-02-02 1998-09-29 National Semiconductor Corp. General purpose assembly programmable multi-chip package substrate
JP3159108B2 (ja) * 1997-03-27 2001-04-23 ヤマハ株式会社 半導体装置とその製造方法
US5917230A (en) * 1997-04-09 1999-06-29 United Memories, Inc. Filter capacitor construction
DE19825607C2 (de) * 1998-06-08 2000-08-10 Siemens Ag Integrierte Halbleiterschaltung mit Füllstrukturen
JP4598470B2 (ja) * 1998-07-03 2010-12-15 パナソニック株式会社 半導体装置
US6346427B1 (en) 1999-08-18 2002-02-12 Utmc Microelectronic Systems Inc. Parameter adjustment in a MOS integrated circuit
US6323113B1 (en) * 1999-12-10 2001-11-27 Philips Electronics North America Corporation Intelligent gate-level fill methods for reducing global pattern density effects
WO2005117115A1 (en) * 2004-05-28 2005-12-08 Koninklijke Philips Electronics N.V. Chips with useful lines and dummy lines
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
US11239154B2 (en) * 2015-01-20 2022-02-01 Taiwan Semiconductor Manufacturing Company Ltd. Fishbone structure enhancing spacing with adjacent conductive line in power network
US10523188B2 (en) 2016-02-23 2019-12-31 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5852346B2 (ja) * 1977-02-18 1983-11-22 株式会社東芝 半導体装置
JPS59198796A (ja) * 1983-04-26 1984-11-10 日本電気株式会社 高密度多層配線基板
JPS60119749A (ja) * 1983-12-02 1985-06-27 Hitachi Ltd 多層配線部材
JPH0658947B2 (ja) * 1984-02-24 1994-08-03 株式会社日立製作所 半導体メモリ装置の製法
JPS61125045A (ja) * 1984-11-22 1986-06-12 Hitachi Ltd 半導体装置
JPS6218732A (ja) * 1985-07-15 1987-01-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 集積回路とその個性化方法
JPS62206855A (ja) * 1986-03-06 1987-09-11 Nec Corp 半導体装置の配線構造
JPS6387744A (ja) * 1986-09-30 1988-04-19 Nec Corp 半導体集積回路
JPS63304496A (ja) * 1987-06-03 1988-12-12 Mitsubishi Electric Corp 半導体記憶装置
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路

Also Published As

Publication number Publication date
JP2507618B2 (ja) 1996-06-12
EP0409256A3 (en) 1992-10-14
KR910003801A (ko) 1991-02-28
DE69034109D1 (de) 2003-11-20
EP0409256B1 (en) 2003-10-15
EP0409256A2 (en) 1991-01-23
US5160995A (en) 1992-11-03
DE69034109T2 (de) 2004-07-29
JPH0353547A (ja) 1991-03-07

Similar Documents

Publication Publication Date Title
KR930009023B1 (ko) 반도체집적회로장치 및 그 제조방법
KR940006577B1 (ko) 반도체장치 및 그 번인방법
US3939381A (en) Universal burn-in fixture
US6847552B2 (en) Flash array implementation with local and global bit lines
US4517583A (en) Semiconductor integrated circuit including a fuse element
EP0109006B1 (en) Dynamic random access memory having separated voltage terminal pads, for improved burn-in, methods for manufacturing and testing such memory
JPS63217821A (ja) 半導体集積回路
US5013686A (en) Method of making semiconductor devices having ohmic contact
JP2802605B2 (ja) ダミーボールを用いたｂｇａ半導体パッケージ及びその補修方法
KR19980026622A (ko) 반도체 메모리셀의 레이아웃
JPH10256479A (ja) 半導体装置
KR100363842B1 (ko) 플래쉬 메모리의 소오스 콘택 모니터링 방법
CN100530618C (zh) 在一块芯片上嵌入具有相同功能处理元件的处理器件
US20020093037A1 (en) Structure and method of repair of integrated circuits
JPH0230176A (ja) 半導体集積回路
KR19980066731A (ko) 더미 비트라인의 전압을 제어할 수 있는 반도체 장치
KR0167684B1 (ko) 반도체 메모리 소자내의 기준전압 발생회로의 배치 방법
KR100317497B1 (ko) 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법
KR100317335B1 (ko) 반도체 메모리 장치
KR100342977B1 (ko) 반도체메모리장치용어드레스콘트롤회로
KR20040008396A (ko) 반도체 소자의 테스트 패턴
KR100463722B1 (ko) 스태틱 랜덤 액세스 메모리 장치
JPH11204766A (ja) 半導体集積回路およびその設計方法
KR20100063497A (ko) 더미 파워 라인을 구비하는 반도체 장치
KR19980068791A (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090827

Year of fee payment: 17

EXPY Expiration of term