KR19980026622A - 반도체 메모리셀의 레이아웃 - Google Patents

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Abstract

반도체 메모리셀의 레이아웃에 대하여 개시한다. 이는 반도체 메모리 장치의 더미 비트라인에 스토리지 폴리 노드 콘택과 비트라인 콘택 중 어느 하나의 콘택만을 구비하는 것을 특징으로 하는 메모리셀의 레이아웃을 제공한다. 이로써 반도체 메모리 장치의 더미 비트라인의 스토리지 폴리 노드와 비트라인의 스토리지 폴리 노드 간의 브리지가 발생되더라도 소자 불량을 일으키는 소정의 동작을 방지함으로써 반도체 메모리 장치의 소자 신뢰성을 개선할 수 있다.

Description

반도체 메모리셀의 레이아웃
본 발명은 더미 비트라인(dummy bitline)을 구비한 반도체 메모리셀(memory cell)의 레이아웃(layout)에 관한 것으로서, 특히 스토리지 폴리 노드 콘택(contact of storage node)과 비트라인 콘택(contact of bitline)중 어느 하나의 콘택만이 형성된 더미 비트라인을 구비한 메모리셀의 레이아웃에 관한 것이다.
반도체 메모리 장치는 고집적화됨에 따라 메모리셀의 전기적 동작을 위한 각종 접속 라인, 예컨대 워드라인(wordline)과 비트라인(bitline) 등을 배치하는 기술, 즉 레이아웃 기술의 중요성이 증대되고 있다.
종래의 메모리 장치는 동작하는 개별 메모리셀부(memory cell part)과 이를 동작시키는 주변회로부(peri circuit part)로 구성되어 있다. 이때, 메모리셀부는 스택(stack) 구조로 형성하는 것이 일반적이다. 한편, 종래의 스택 구조를 갖는 메모리셀부는 그 제조 공정 중에 소정부, 예컨대 메모리셀부와 주변회로부의 경계에서 단차(step coverage)가 발생될 수 있다. 이러한 단차는 반도체 메모리 장치를 제조하는 후속 공정, 예컨대 물질층을 증착하거나 패턴을 형성하는 공정 등에서 공정의 원활한 진행을 어렵게 하며, 궁극적으로는 제조 공정이 완료된 반도체 장치의 신뢰성을 저하시킨다.
이러한 문제를 해결하기 위하여, 종래에는 메모리셀 상에 더미 비트라인을 형성하였다. 상기 더미 비트라인은 통상의 비트라인과 마찬가지로 스토리지 폴리 노드 콘택과 비트라인 콘택 모두를 형성하지만, 이들은 통상의 비트라인에 형성된 동일한 유형의 콘택과는 전기적 동작을 달리한다. 한편, 이러한 구별되는 동작 특성을 특징화하여 통상의 비트라인에 콘택이 형성된 부분을 동작 메모리셀(action memory cell)이라 칭하며, 이와 구별되도록 더미 비트라인과 콘택을 형성한 부분을 더미셀(dummy cell)이라 칭하기도 한다.
그런데, 반도체 메모리 장치의 고집적화는 각 구성 부분들이 상호 밀접하게 형성되기 때문에 예기치 않는 문제가 발생되고 있다. 즉, 종래의 더미 비트라인을 구비한 메모리 장치가 동작할 때, 상호 인접되어 형성된 동작 메모리셀의 커패시터를 구성하는 스토리지 폴리 노드(storage poly node)와 더미셀(dummy cell)의 스토리지 폴리 노드 간에 브리지(bridge)가 빈번하게 발생될 수 있다.
이러한 현상은 완성된 메모리 장치의 동작 특성을 다음과 같은 메카니즘에 의하여 저해시킨다. 즉, 비트라인에 데이터가 실려있을 때, 더미 비트라인의 스토리지 폴리 노드와 비트라인 스토리지 폴리 노드 간에 발생된 브리지를 통하여 상기 비트라인에 실린 데이터가 더미 비트라인으로 옮겨진다. 즉, 메모리 장치의 동작 대기 상태에서 더미 비트라인 스토리지 폴리의 데이터 레벨(data level)이 비트라인 레벨(bitline level)로 전환된다. 이렇게 비트라인 레벨로 전환된 더미 비트라인 스토리지 폴리의 데이터에 의하여 워드 라인이 인에이블(enable)되면, 비트라인 소오스/앰플리파이어(bitline source/amplifier, 이는 bitline S/A라고 약하기도 한다)가 동작하게 되지만, 상기 메카니즘에 의하여 데이터 레벨이 변화되어 정확한 데이터 레벨을 인식할 수 없게 된다. 이는 곧 메모리 장치의 불량과 직결되는 문제이며, 본 발명에서는 상기 문제를 해결하고자 한다.
이하, 첨부 도면을 참조하여 종래의 반도체 메모리 장치의 더미 비트라인에 대하여 설명하고, 그 문제점을 살펴보기로 한다.
이때, 도 1은 종래의 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이다.
더미 비트라인(51)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(11 내지 16)과 교차하며, 스토리지 폴리 노드들(21 내지 23)에 스토리지 폴리 노드 콘택(61 내지 63)으로 접속되며, 트랜지스터의 드레인 전극(25)에 비트라인 콘택(65)으로 접속된다. 상기 더미 비트라인(51)과 나란하게 형성되는 제1 비트라인(52)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(11 내지 16)과 교차하며, 스토리지 폴리 노드들(31 내지 33)에 스토리지 폴리 노드 콘택들(71 내지 73)로 접속되며, 트랜지스터의 드레인 전극(35)에 비트라인 콘택(75)으로 접속된다. 상기 더미 비트라인(51) 및 제1 비트라인(52)과 나란하게 형성되는 제2 비트라인(53)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(11 내지 16)과 교차하며, 스토리지 폴리 노드들(41 내지 43)에 스토리지 폴리 노드 콘택들(81 내지 83)로 접속되며, 트랜지스터의 드레인 전극(45)에 비트라인 콘택(85)으로 접속된다.
이때, 서로 인접하여 나란하게 형성된 더미 비트라인(51) 상의 스토리지 폴리 노드들(21 내지 23)과 제1 비트라인(52) 상의 스토리지 폴리 노드들(31 내지 33)은 이들 제조 공정시 상호 브리지(bridge)되어 형성될 수 있다. 이러한 양 비트라인(51, 52) 상의 스토리지 폴리 노드 간의 브리지는 메모리셀의 동작시 데이터가 상호 전환되는 메카니즘에 의하여 메모리 장치의 불량을 가져오므로, 이를 해결할 수 있는 노력이 진행되어 왔다.
본 발명은 전술한 종래의 기술이 갖는 문제점을 해결하기 위하여 안출된 것으로서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치에 있어서, 메모리셀의 커패시터를 구성하는 스토리지 폴리와 더미 메모리셀의 스토리지 폴리 간의 브리지됨에 의하여 발생되는 불량을 방지하는 것이며, 이러한 기술적 과제를 해결할 수 있는 더미 비트라인을 제공함에 본 발명의 목적이 있다.
도 1은 종래의 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이다.
도 2는 본 발명의 제1 실시예에 의한 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이다.
도 3은 본 발명의 제2 실시예에 의한 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여 더미 비트라인을 구비한 메모리셀의 레이아웃에 있어서, 상기 더미 비트라인은 스토리지 폴리 노드 콘택과 비트라인 콘택 중 어느 하나의 콘택만을 구비하는 특징으로 하는 메모리셀의 레이아웃을 제공한다.
이하, 첨부 도면을 참조하여 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
이때, 도 2는 본 발명의 제1 실시예에 의한 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이며, 도 3은 본 발명의 제2 실시예에 의한 더미 비트라인을 구비한 반도체 메모리셀의 레이아웃이다.
[제1 실시예]
도 2를 참조하여 본 발명에 따르는 제1 실시예를 설명하기로 한다.
더미 비트라인(151)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 트랜지스터의 드레인 전극(25)에 비트라인 콘택(65)으로 접속된다. 종래와 달리 상기 더미 비트라인(151)은 스토리지 폴리 노드들(121 내지 123)과는 콘택을 이루지 않고 형성된다. 한편, 상기 더미 비트라인(151)과 나란하게 형성되는 제1 비트라인(152)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 스토리지 폴리 노드들(131 내지 133)에 스토리지 폴리 노드 콘택들(171 내지 173)로 접속되며, 트랜지스터의 드레인 전극(135)에 비트라인 콘택(175)으로 접속된다. 상기 더미 비트라인(151) 및 제1 비트라인(152)과 나란하게 형성되는 제2 비트라인(153)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 스토리지 폴리 노드들(141 내지 143)에 스토리지 폴리 노드 콘택들(181 내지 183)로 접속되며, 트랜지스터의 드레인 전극(145)에 비트라인 콘택(185)으로 접속된다.
이로써, 서로 인접하여 나란하게 형성된 더미 비트라인(51) 상의 스토리지 폴리 노드(121 내지 123)와 제1 비트라인(52) 상의 스토리지 폴리 노드(131 내지 133) 간에 브리지가 발생되어도 화살표(A 및 B)로 표시된 것처럼, 양 비트라인(151, 152) 간에 상호 데이터를 전환시키는 문제가 발생치 않아 종래의 메모리 장치에서의 문제점이 해결된다.
[제2 실시예]
도 3을 참조하여 본 발명에 따르는 제2 실시예를 설명하기로 한다. 이때, 도 2에서 지시된 도면 부호와 동일한 도 3에서의 도면 부호는 동일한 부재를 지시한다.
더미 비트라인(151)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 스토리지 폴리 노드(121 내지 123)에 스토리지 폴리 노드 콘택(161 내지 163)으로 접속된다. 종래와 달리 상기 더미 비트라인(151)은 트랜지스터의 드레인 전극(125)와는 콘택을 이루지 않고 형성된다. 한편, 상기 더미 비트라인(151)과 나란하게 형성되는 제1 비트라인(152)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 스토리지 폴리 노드들(131 내지 133)에 스토리지 폴리 노드 콘택들(171 내지 173)로 접속되며, 트랜지스터의 드레인 전극(135)에 비트라인 콘택(175)으로 접속된다. 상기 더미 비트라인(151) 및 제1 비트라인(152)과 나란하게 형성되는 제2 비트라인(153)은 트랜지스터의 게이트 전극에 접속되는 워드라인들(111 내지 116)과 교차하며, 스토리지 폴리 노드들(141 내지 143)에 스토리지 폴리 노드 콘택들(181 내지 183)로 접속되며, 트랜지스터의 드레인 전극(145)에 비트라인 콘택(185)으로 접속된다.
이로써, 서로 인접하여 나란하게 형성된 더미 비트라인(151) 상의 스토리지 폴리 노드들(121 내지 123)와 제1 비트라인(152) 상의 스토리지 폴리 노드(131 내지 133) 간에 브리지가 발생되어도 화살표(A 및 B)로 표시된 것처럼, 양 비트라인(151, 152) 간에 상호 데이터를 전환시키는 문제가 발생되지 않게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 보다 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
전술한 본 발명에 따르는 더미 비트라인을 구비함으로써 반도체 메모리 장치의 더미 비트라인의 스토리지 폴리 노드와 비트라인의 스토리지 폴리 노드 간의 브리지가 발생되더라도 소자 불량을 일으키는 소정의 동작을 방지되어 종래의 더미 비트라인을 갖는 반도체 메모리 장치에 비하여 현저하게 개선된 소자 신뢰성을 확보할 수 있다.

Claims (2)

  1. 더미 비트라인을 구비한 메모리셀의 레이아웃에 있어서,
    상기 더미 비트라인은 스토리지 폴리 노드 콘택만을 구비하는 것을 특징으로 하는 메모리셀의 레이아웃.
  2. 더미 비트라인을 구비한 메모리셀의 레이아웃에 있어서,
    상기 더미 비트라인은 비트라인 콘택만을 구비하는 것을 특징으로 하는 메모리셀의 레이아웃.
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