JP2000138297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000138297A JP2000138297A JP10308752A JP30875298A JP2000138297A JP 2000138297 A JP2000138297 A JP 2000138297A JP 10308752 A JP10308752 A JP 10308752A JP 30875298 A JP30875298 A JP 30875298A JP 2000138297 A JP2000138297 A JP 2000138297A
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- 238000003860 storage Methods 0.000 title abstract description 4
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
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- 230000000873 masking effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細化及び素子数の低減化を可能にする縦積
みROMのパターンレイアウト。 【解決手段】 縦積みROMが各ブロック毎に構成さ
れ、ブロック10Aと10Eから取出された第1の配線
層から成る読み出し電流供給線DLと、ブロック10B
と10Fから取出された読み出し電流供給線DLと、ブ
ロック10Cと10Gから取出された読み出し電流供給
線DLと、ブロック10Dと10Hとから取出された読
み出し電流供給線DLとが1つにまとめられて第2の配
線層から成るビット線と交差する方向に引き出されて、
更にそれらが1つにまとめられて読み出し電流供給用ト
ランジスタ3に接続されたものである。
みROMのパターンレイアウト。 【解決手段】 縦積みROMが各ブロック毎に構成さ
れ、ブロック10Aと10Eから取出された第1の配線
層から成る読み出し電流供給線DLと、ブロック10B
と10Fから取出された読み出し電流供給線DLと、ブ
ロック10Cと10Gから取出された読み出し電流供給
線DLと、ブロック10Dと10Hとから取出された読
み出し電流供給線DLとが1つにまとめられて第2の配
線層から成るビット線と交差する方向に引き出されて、
更にそれらが1つにまとめられて読み出し電流供給用ト
ランジスタ3に接続されたものである。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に言えば製造工程中にプログラムを書き込むマ
スクROM(Read only Memory)に関する。
関し、更に言えば製造工程中にプログラムを書き込むマ
スクROM(Read only Memory)に関する。
【0002】
【従来の技術】従来、半導体記憶装置としてのマスクR
OMにプログラムを書き込む方式には拡散層プログラム
方式、イオン注入プログラム方式、コンタクトホールプ
ログラム方式等がある。1ビット当りのセル面積として
は、イオン注入プログラム方式によるマスクROMがパ
ターンレイアウト上、最も小さく、縦積み型配列を採る
ことができる。
OMにプログラムを書き込む方式には拡散層プログラム
方式、イオン注入プログラム方式、コンタクトホールプ
ログラム方式等がある。1ビット当りのセル面積として
は、イオン注入プログラム方式によるマスクROMがパ
ターンレイアウト上、最も小さく、縦積み型配列を採る
ことができる。
【0003】図4(a),(b)は前述した縦積みRO
Mのプログラム方法について説明するための等価回路図
であり、通常のMOSトランジスタ1のしきい値電圧を
エンハンスメント型に設定し、選択されたMOSトラン
ジスタ1のみをイオン注入法によってデプレッション型
に切換えてプログラミングを行う。
Mのプログラム方法について説明するための等価回路図
であり、通常のMOSトランジスタ1のしきい値電圧を
エンハンスメント型に設定し、選択されたMOSトラン
ジスタ1のみをイオン注入法によってデプレッション型
に切換えてプログラミングを行う。
【0004】そして、メモリセルからデータを読み出す
には、先ず、ディスチャージ用トランジスタ2をオンさ
せた後に、読み出し電流供給用トランジスタ3をオンさ
せ、選択されたトランジスタのみオフさせる。このと
き、選択されたトランジスタのしきい値電圧がデプレッ
ション型ならば当該トランジスタがオフしても選択ビッ
ト線BLを流れる電流は流れたままになり、一方、エン
ハンスメント型ならば選択ビット線BLを流れる電流は
遮断される。即ち、例えば図4(a)に示すようにトラ
ンジスタ1Aが選択されたトランジスタであるとした場
合には(トランジスタ1Aのプログラム状態を読み出す
場合には)、当該トランジスタ1Aのみオフさせ、他の
トランジスタ1B,1C,1Dはオンさせる。このと
き、トランジスタ1Aがオフであるため、前記読み出し
電流供給用トランジスタ3から供給される読み出し電流
Iがこのトランジスタ1Aのところで遮断され、読み出
すことができない。(このとき、データ「0」とす
る。)。また、図4(b)に示すようにトランジスタ1
Bが選択されたトランジスタであるとした場合には(ト
ランジスタ1Bのプログラム状態を読み出す場合に
は)、当該トランジスタ1Bのみオフさせ、他のトラン
ジスタ1A,1C,1Dはオンさせることで、読み出し
電流Iが全てのトランジスタ1A,1B,1C,1Dを
通って読み出される(このとき、データ「1」とす
る。)。図5は前記縦積みROM(図4参照)を各ブロ
ック毎に配列した概略的な等価回路図であり、各ブロッ
ク(例えば、ブロック10A,10B,10C,10
D,10E,10F,10G,10H等)毎に前述した
ビット線BL及び前記読み出し電流Iを供給するための
読み出し電流供給用トランジスタ3側に接続される読み
出し電流供給線DLが必要である。
には、先ず、ディスチャージ用トランジスタ2をオンさ
せた後に、読み出し電流供給用トランジスタ3をオンさ
せ、選択されたトランジスタのみオフさせる。このと
き、選択されたトランジスタのしきい値電圧がデプレッ
ション型ならば当該トランジスタがオフしても選択ビッ
ト線BLを流れる電流は流れたままになり、一方、エン
ハンスメント型ならば選択ビット線BLを流れる電流は
遮断される。即ち、例えば図4(a)に示すようにトラ
ンジスタ1Aが選択されたトランジスタであるとした場
合には(トランジスタ1Aのプログラム状態を読み出す
場合には)、当該トランジスタ1Aのみオフさせ、他の
トランジスタ1B,1C,1Dはオンさせる。このと
き、トランジスタ1Aがオフであるため、前記読み出し
電流供給用トランジスタ3から供給される読み出し電流
Iがこのトランジスタ1Aのところで遮断され、読み出
すことができない。(このとき、データ「0」とす
る。)。また、図4(b)に示すようにトランジスタ1
Bが選択されたトランジスタであるとした場合には(ト
ランジスタ1Bのプログラム状態を読み出す場合に
は)、当該トランジスタ1Bのみオフさせ、他のトラン
ジスタ1A,1C,1Dはオンさせることで、読み出し
電流Iが全てのトランジスタ1A,1B,1C,1Dを
通って読み出される(このとき、データ「1」とす
る。)。図5は前記縦積みROM(図4参照)を各ブロ
ック毎に配列した概略的な等価回路図であり、各ブロッ
ク(例えば、ブロック10A,10B,10C,10
D,10E,10F,10G,10H等)毎に前述した
ビット線BL及び前記読み出し電流Iを供給するための
読み出し電流供給用トランジスタ3側に接続される読み
出し電流供給線DLが必要である。
【0005】また、図6は前述した縦積みROMのパタ
ーンレイアウトを示す図であり、隣り合うトランジスタ
(Tr)にまたがるようにビット線BL及び読み出し電
流供給線DLが第1の配線層(1M)で形成されてい
た。ここで、前記ビット線BL及び読み出し電流供給線
DLは、あるトランジスタ(Tr)にイオン注入法によ
りプログラミングする際のマスクの役割を果たしてい
る。
ーンレイアウトを示す図であり、隣り合うトランジスタ
(Tr)にまたがるようにビット線BL及び読み出し電
流供給線DLが第1の配線層(1M)で形成されてい
た。ここで、前記ビット線BL及び読み出し電流供給線
DLは、あるトランジスタ(Tr)にイオン注入法によ
りプログラミングする際のマスクの役割を果たしてい
る。
【0006】
【発明が解決しようとする課題】近年、LSIの微細化
のために多層配線プロセスを使用するようになってきて
いる。例えば、2層配線プロセスを例にして説明する
と、前記イオン注入法によるプログラミング時のマスキ
ングに第2の配線層が必要であった。即ち、図7に示す
ように単純に2層化した構成では、前記ビット線BL及
び読み出し電流供給線DLを第2の配線層(2M)で構
成した場合には、コンタクト部(11,12)のコンタ
クトサイズが大きくなるため(拡散領域にコンタクトす
る第1のコンタクト部を介して第1の配線層を形成し、
該第1の配線層にコンタクトする第2のコンタクト部を
介して第2の配線層(BL,DL)を形成する必要があ
る。尚、第1のコンタクト部の直上に第2のコンタクト
部を形成することはプロセス条件が厳しくなり、現状で
は両コンタクト部の形成位置をずらしているパターンが
多い。)、パターンレイアウト面積が増大するといった
問題が生じてしまう。また、読み出し電流供給用トラン
ジスタ3が各ブロックで構成する一列毎に設置されてい
た(図5参照)。
のために多層配線プロセスを使用するようになってきて
いる。例えば、2層配線プロセスを例にして説明する
と、前記イオン注入法によるプログラミング時のマスキ
ングに第2の配線層が必要であった。即ち、図7に示す
ように単純に2層化した構成では、前記ビット線BL及
び読み出し電流供給線DLを第2の配線層(2M)で構
成した場合には、コンタクト部(11,12)のコンタ
クトサイズが大きくなるため(拡散領域にコンタクトす
る第1のコンタクト部を介して第1の配線層を形成し、
該第1の配線層にコンタクトする第2のコンタクト部を
介して第2の配線層(BL,DL)を形成する必要があ
る。尚、第1のコンタクト部の直上に第2のコンタクト
部を形成することはプロセス条件が厳しくなり、現状で
は両コンタクト部の形成位置をずらしているパターンが
多い。)、パターンレイアウト面積が増大するといった
問題が生じてしまう。また、読み出し電流供給用トラン
ジスタ3が各ブロックで構成する一列毎に設置されてい
た(図5参照)。
【0007】従って、本発明では多層プロセスを採用し
た縦積みROMのパターンレイアウトを改良し微細化を
可能にし、しかも読み出し電流供給用トランジスタの共
有化を図ることで素子数の低減化を可能にする半導体記
憶装置を提供することを目的とする。
た縦積みROMのパターンレイアウトを改良し微細化を
可能にし、しかも読み出し電流供給用トランジスタの共
有化を図ることで素子数の低減化を可能にする半導体記
憶装置を提供することを目的とする。
【0008】
【課題を解決するための手段】そこで、請求項1に記載
の本発明半導体記憶装置は、縦積みROMを各ブロック
(例えば、ブロック10A,10B,10C,10D,
10E,10F,10G,10H等)毎に構成したもの
において、各ビット線BL1,BL2に平行に一列に配
列されたブロック10A,10B,10C,10Dとブ
ロック10E,10F,10G,10Hとが1つおきに
パターンが反転した形で配置され、各ブロック毎に接続
される読み出し電流供給線DLが、隣り合うブロック1
0Aと10B,ブロック10Cと10D及びブロック1
0Eと10F,ブロック10Gと10Hとが第1の配線
層を介して1つにまとめられて取出され、ブロック10
Aと10Bから取出された読み出し電流供給線DLとブ
ロック10Eと10Fから取出された読み出し電流供給
線DLとが1つにまとめられて第1の配線層から成るビ
ット線BLと交差する方向に引き出され、同じくブロッ
ク10Cと10Dから取出された読み出し電流供給線D
Lとブロック10Gと10Hから取出された読み出し電
流供給線DLとが1つにまとめられてビット線BLと交
差する方向に引き出されて、更にそれらが1つにまとめ
られて1つの読み出し電流供給用トランジスタ3に接続
されたことを特徴とするものである。
の本発明半導体記憶装置は、縦積みROMを各ブロック
(例えば、ブロック10A,10B,10C,10D,
10E,10F,10G,10H等)毎に構成したもの
において、各ビット線BL1,BL2に平行に一列に配
列されたブロック10A,10B,10C,10Dとブ
ロック10E,10F,10G,10Hとが1つおきに
パターンが反転した形で配置され、各ブロック毎に接続
される読み出し電流供給線DLが、隣り合うブロック1
0Aと10B,ブロック10Cと10D及びブロック1
0Eと10F,ブロック10Gと10Hとが第1の配線
層を介して1つにまとめられて取出され、ブロック10
Aと10Bから取出された読み出し電流供給線DLとブ
ロック10Eと10Fから取出された読み出し電流供給
線DLとが1つにまとめられて第1の配線層から成るビ
ット線BLと交差する方向に引き出され、同じくブロッ
ク10Cと10Dから取出された読み出し電流供給線D
Lとブロック10Gと10Hから取出された読み出し電
流供給線DLとが1つにまとめられてビット線BLと交
差する方向に引き出されて、更にそれらが1つにまとめ
られて1つの読み出し電流供給用トランジスタ3に接続
されたことを特徴とするものである。
【0009】また、請求項2に記載の本発明半導体記憶
装置は、縦積みROMを各ブロック(例えば、ブロック
10A,10B,10C,10D,10E,10F,1
0G,10H等)毎に構成したものにおいて、ブロック
10Aと10Eから取出された読み出し電流供給線DL
と、ブロック10Bと10Fから取出された読み出し電
流供給線DLと、ブロック10Cと10Gから取出され
た読み出し電流供給線DLと、ブロック10Dと10H
とから取出された読み出し電流供給線DLとが第1の配
線層で1つにまとめられて、第2の配線層から成るビッ
ト線BLと交差する方向に引き出されて、更にそれらが
1つにまとめられて1つの読み出し電流供給用トランジ
スタ3に接続されたことを特徴とするものである。
装置は、縦積みROMを各ブロック(例えば、ブロック
10A,10B,10C,10D,10E,10F,1
0G,10H等)毎に構成したものにおいて、ブロック
10Aと10Eから取出された読み出し電流供給線DL
と、ブロック10Bと10Fから取出された読み出し電
流供給線DLと、ブロック10Cと10Gから取出され
た読み出し電流供給線DLと、ブロック10Dと10H
とから取出された読み出し電流供給線DLとが第1の配
線層で1つにまとめられて、第2の配線層から成るビッ
ト線BLと交差する方向に引き出されて、更にそれらが
1つにまとめられて1つの読み出し電流供給用トランジ
スタ3に接続されたことを特徴とするものである。
【0010】更に、請求項3に記載の本発明の特徴は、
前記ビット線BLが隣り合うトランジスタ(Tr)にま
たがるように形成されて、各トランジスタ(Tr)への
イオン注入法によるプログラミング時のマスクの役割を
果たしている請求項1あるいは請求項2に記載の半導体
記憶装置である。
前記ビット線BLが隣り合うトランジスタ(Tr)にま
たがるように形成されて、各トランジスタ(Tr)への
イオン注入法によるプログラミング時のマスクの役割を
果たしている請求項1あるいは請求項2に記載の半導体
記憶装置である。
【0011】
【発明の実施の形態】以下、本発明の半導体記憶装置に
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同様の構成については同符号を付して説
明を省略する。
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同様の構成については同符号を付して説
明を省略する。
【0012】図1は本発明の半導体記憶装置としての縦
積みROM(図4参照)を各ブロック毎に配列した概略
的な等価回路図である。
積みROM(図4参照)を各ブロック毎に配列した概略
的な等価回路図である。
【0013】図1において、各ブロック(例えば、ブロ
ック10A,10B,10C,10D,10E,10
F,10G,10H等)が構成され、各ビット線BL
1,BL2に平行に一列に配列されたブロック10A,
10B,10C,10Dとブロック10E,10F,1
0G,10Hとが1つおきにパターンが反転した形で配
置され(図1中の符号BL,DLの位置関係を参照された
い。)、各ブロック毎に接続される読み出し電流供給線
DLが、隣り合うブロック10Aと10B,ブロック1
0Cと10D及びブロック10Eと10F,ブロック1
0Gと10Hとが第1の配線層を介して1つにまとめら
れて取出され、ブロック10Aと10Bから取出された
読み出し電流供給線DLとブロック10Eと10Fから
取出された読み出し電流供給線DLとがコンタクト部2
1を介して1つにまとめられて第2の配線層から成るビ
ット線BLと交差する方向に引き出され、同じくブロッ
ク10Cと10Dから取出された読み出し電流供給線D
Lとブロック10Gと10Hから取出された読み出し電
流供給線DLとがコンタクト部21を介して1つにまと
められてビット線BLと交差する方向に引き出されて、
更にそれらが1つにまとめられて1つの読み出し電流供
給用トランジスタ3に接続されている。
ック10A,10B,10C,10D,10E,10
F,10G,10H等)が構成され、各ビット線BL
1,BL2に平行に一列に配列されたブロック10A,
10B,10C,10Dとブロック10E,10F,1
0G,10Hとが1つおきにパターンが反転した形で配
置され(図1中の符号BL,DLの位置関係を参照された
い。)、各ブロック毎に接続される読み出し電流供給線
DLが、隣り合うブロック10Aと10B,ブロック1
0Cと10D及びブロック10Eと10F,ブロック1
0Gと10Hとが第1の配線層を介して1つにまとめら
れて取出され、ブロック10Aと10Bから取出された
読み出し電流供給線DLとブロック10Eと10Fから
取出された読み出し電流供給線DLとがコンタクト部2
1を介して1つにまとめられて第2の配線層から成るビ
ット線BLと交差する方向に引き出され、同じくブロッ
ク10Cと10Dから取出された読み出し電流供給線D
Lとブロック10Gと10Hから取出された読み出し電
流供給線DLとがコンタクト部21を介して1つにまと
められてビット線BLと交差する方向に引き出されて、
更にそれらが1つにまとめられて1つの読み出し電流供
給用トランジスタ3に接続されている。
【0014】また、各ブロック10A,10B,10
C,10D,10E,10F,10G,10H毎に接続
されるビット線BLは上述したように第2の配線層で形
成され、各ブロック10A,10B,10C,10D,
10E,10F,10G,10Hとも各コンタクト部2
0を介して前記ビット線BLに接続されている。
C,10D,10E,10F,10G,10H毎に接続
されるビット線BLは上述したように第2の配線層で形
成され、各ブロック10A,10B,10C,10D,
10E,10F,10G,10Hとも各コンタクト部2
0を介して前記ビット線BLに接続されている。
【0015】図2は前述した多層配線プロセス(本実施
形態では、例えば2層配線プロセス)を使用した縦積み
ROMのパターンレイアウトを示す図であり、ブロック
10E,10A部分を示している。尚、便宜的にブロッ
ク10A部のビット線BLは省略してある。本パターン
レイアウトの特徴は、前記読み出し電流供給線DLを第
1の配線層(1M)で形成し、第2の配線層(2M)で
形成したビット線BLと交差させ、当該ビット線BLが
イオン注入法によるプログラミング時のマスクとなるよ
うに隣り合うトランジスタ(Tr)にまたがるように形
成されていることである。
形態では、例えば2層配線プロセス)を使用した縦積み
ROMのパターンレイアウトを示す図であり、ブロック
10E,10A部分を示している。尚、便宜的にブロッ
ク10A部のビット線BLは省略してある。本パターン
レイアウトの特徴は、前記読み出し電流供給線DLを第
1の配線層(1M)で形成し、第2の配線層(2M)で
形成したビット線BLと交差させ、当該ビット線BLが
イオン注入法によるプログラミング時のマスクとなるよ
うに隣り合うトランジスタ(Tr)にまたがるように形
成されていることである。
【0016】このようにパターンレイアウト(読み出し
電流供給線DLを第1の配線層で形成し、第2の配線層
であるビット線BLと交差させ、プログラミング時のイ
オン注入用のマスクとしてビット線BLのみを使用す
る)を構成することで、従来技術の項目で説明したよう
な単純に2層化したパターンレイアウト(プログラミン
グ時のイオン注入用のマスクとしてビット線BL及び読
み出し電流供給線DLを使用する)に比して微細化が図
れる。
電流供給線DLを第1の配線層で形成し、第2の配線層
であるビット線BLと交差させ、プログラミング時のイ
オン注入用のマスクとしてビット線BLのみを使用す
る)を構成することで、従来技術の項目で説明したよう
な単純に2層化したパターンレイアウト(プログラミン
グ時のイオン注入用のマスクとしてビット線BL及び読
み出し電流供給線DLを使用する)に比して微細化が図
れる。
【0017】更に言えば、図2に示した本発明のパター
ンレイアウト構成では、隣り合うトランジスタ(Tr)
をまたがるように形成するイオン注入用のマスクが同電
位(ビット線BLと強いて名付けて言えばダミーのビッ
ト線DBL)であるため、図5に示した従来のパターン
レイアウト構成のように異なる配線(ビット線BLと読
み出し電流供給線DL)を形成する場合に比して、両配
線をショートさせないために余裕を持たせた間隔を必要
とせず、その間隔を狭めることができ、より微細化が図
れる。
ンレイアウト構成では、隣り合うトランジスタ(Tr)
をまたがるように形成するイオン注入用のマスクが同電
位(ビット線BLと強いて名付けて言えばダミーのビッ
ト線DBL)であるため、図5に示した従来のパターン
レイアウト構成のように異なる配線(ビット線BLと読
み出し電流供給線DL)を形成する場合に比して、両配
線をショートさせないために余裕を持たせた間隔を必要
とせず、その間隔を狭めることができ、より微細化が図
れる。
【0018】また、各ブロック10A,10B,10
C,10D,10E,10F,10G,10H毎に接続
される読み出し電流供給線DLを前記ビット線BL形成
用のコンタクト部20の形成されていないスペースを介
して相互接続させたことで、読み出し電流供給用トラン
ジスタ3の素子数の低減化が図れる(図1に示した本実
施形態のパターンレイアウト構成では、図5に示した従
来のパターンレイアウト構成の2つから1つに減らすこ
とができる。)。また、図3は本発明の他の実施形態を
示す等価回路図であり、図1の実施形態と異なる点は、
前述した一実施形態では一列に配列されたブロック10
A,10B,10C,10Dとブロック10E,10
F,10G,10Hを1つおきにパターンを反転させた
形で配置させていたが、他の実施形態では各ブロック1
0を同じ向きに配置した状態で、ブロック10Aと10
Eから取出された読み出し電流供給線DLと、ブロック
10Bと10Fから取出された読み出し電流供給線DL
と、ブロック10Cと10Gから取出された読み出し電
流供給線DLと、ブロック10Dと10Hとから取出さ
れた読み出し電流供給線DLとを1つにまとめてビット
線BLと交差する方向に引き出して、更にそれらを1つ
にまとめて1つの読み出し電流供給用トランジスタ3に
接続した構成としている。
C,10D,10E,10F,10G,10H毎に接続
される読み出し電流供給線DLを前記ビット線BL形成
用のコンタクト部20の形成されていないスペースを介
して相互接続させたことで、読み出し電流供給用トラン
ジスタ3の素子数の低減化が図れる(図1に示した本実
施形態のパターンレイアウト構成では、図5に示した従
来のパターンレイアウト構成の2つから1つに減らすこ
とができる。)。また、図3は本発明の他の実施形態を
示す等価回路図であり、図1の実施形態と異なる点は、
前述した一実施形態では一列に配列されたブロック10
A,10B,10C,10Dとブロック10E,10
F,10G,10Hを1つおきにパターンを反転させた
形で配置させていたが、他の実施形態では各ブロック1
0を同じ向きに配置した状態で、ブロック10Aと10
Eから取出された読み出し電流供給線DLと、ブロック
10Bと10Fから取出された読み出し電流供給線DL
と、ブロック10Cと10Gから取出された読み出し電
流供給線DLと、ブロック10Dと10Hとから取出さ
れた読み出し電流供給線DLとを1つにまとめてビット
線BLと交差する方向に引き出して、更にそれらを1つ
にまとめて1つの読み出し電流供給用トランジスタ3に
接続した構成としている。
【0019】本発明は、このようなパターンレイアウト
構成の採用を妨げるものではなく、種々変更可能なもの
であるが、他の実施形態では図3に示すようにコンタク
ト部20と読み出し電流供給線DL用の取出し部が並設
されるため、スペース上の制約を受ける恐れがある。
構成の採用を妨げるものではなく、種々変更可能なもの
であるが、他の実施形態では図3に示すようにコンタク
ト部20と読み出し電流供給線DL用の取出し部が並設
されるため、スペース上の制約を受ける恐れがある。
【0020】尚、本実施形態ではPチャネル型MOSト
ランジスタを縦積みして成る縦積みROM構成について
説明したが、Nチャネル型MOSトランジスタを縦積み
して成る縦積みROM構成においても同様であり、更に
3層配線以上の多層配線プロセスにおいても適用できる
ものである。
ランジスタを縦積みして成る縦積みROM構成について
説明したが、Nチャネル型MOSトランジスタを縦積み
して成る縦積みROM構成においても同様であり、更に
3層配線以上の多層配線プロセスにおいても適用できる
ものである。
【0021】
【発明の効果】本発明によれば、多層配線プロセスを使
用した縦積みROMのパターンレイアウトを改良するこ
とで微細化が図れ、しかも読み出し電流供給用トランジ
スタの共有化を図ることで素子数の低減化が図れる。
用した縦積みROMのパターンレイアウトを改良するこ
とで微細化が図れ、しかも読み出し電流供給用トランジ
スタの共有化を図ることで素子数の低減化が図れる。
【図1】本発明の一実施形態の半導体記憶装置を示す等
価回路図である。
価回路図である。
【図2】本発明の一実施形態の半導体記憶装置を示すパ
ターンレイアウト図である。
ターンレイアウト図である。
【図3】本発明の他の実施形態の半導体記憶装置を示す
等価回路図である。
等価回路図である。
【図4】縦積みROMのプログラム方法について説明す
るための等価回路図である。
るための等価回路図である。
【図5】従来の半導体記憶装置を示す等価回路図であ
る。
る。
【図6】従来の半導体記憶装置を示すパターンレイアウ
ト図である。
ト図である。
【図7】従来の他の半導体記憶装置を示すパターンレイ
アウト図である。
アウト図である。
Claims (3)
- 【請求項1】 縦積みROMが各ブロック毎に構成さ
れ、 各ビット線BLに平行に一列に配列されたブロックに関
し、各ブロックが1つおきにパターンが反転した形で配
置され、 各ブロック毎に接続される読み出し電流供給線DLが隣
り合うブロック同士が下層の配線層を介して1つにまと
められた形で取出され、各ブロック毎に接続される上層
の配線層から成るビット線BLと交差する方向に引き出
され、更にそれらが1つにまとめられて読み出し電流供
給用トランジスタに接続されたことを特徴とする半導体
記憶装置。 - 【請求項2】 縦積みROMが各ブロック毎に構成さ
れ、 各ブロックから取出された下層の配線層から成る読み出
し電流供給線DLが1つにまとめられた形で取出され、
各ブロック毎に接続される上層の配線層から成るビット
線BLと交差する方向に引き出され、更にそれらが1つ
にまとめられて読み出し電流供給用トランジスタに接続
されたことを特徴とする半導体記憶装置。 - 【請求項3】 前記ビット線BLは隣り合うトランジス
タにまたがるように形成され、当該ビット線BLが各ト
ランジスタへのイオン注入法によるプログラミング時の
マスクの役割を果たしていることを特徴とする請求項1
あるいは請求項2に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10308752A JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10308752A JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000138297A true JP2000138297A (ja) | 2000-05-16 |
Family
ID=17984876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10308752A Ceased JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000138297A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115537717A (zh) * | 2021-06-30 | 2022-12-30 | 上海微电子装备(集团)股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
-
1998
- 1998-10-29 JP JP10308752A patent/JP2000138297A/ja not_active Ceased
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115537717A (zh) * | 2021-06-30 | 2022-12-30 | 上海微电子装备(集团)股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
CN115537717B (zh) * | 2021-06-30 | 2024-06-11 | 上海微电子装备(集团)股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
A313 | Final decision of rejection without a dissenting response from the applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A313 Effective date: 20040628 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040709 |