JP2000138297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000138297A JP2000138297A JP10308752A JP30875298A JP2000138297A JP 2000138297 A JP2000138297 A JP 2000138297A JP 10308752 A JP10308752 A JP 10308752A JP 30875298 A JP30875298 A JP 30875298A JP 2000138297 A JP2000138297 A JP 2000138297A
- Authority
- JP
- Japan
- Prior art keywords
- blocks
- read current
- current supply
- bit line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000003860 storage Methods 0.000 title abstract description 4
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細化及び素子数の低減化を可能にする縦積
みＲＯＭのパターンレイアウト。 【解決手段】 縦積みＲＯＭが各ブロック毎に構成さ
れ、ブロック１０Ａと１０Ｅから取出された第１の配線
層から成る読み出し電流供給線ＤＬと、ブロック１０Ｂ
と１０Ｆから取出された読み出し電流供給線ＤＬと、ブ
ロック１０Ｃと１０Ｇから取出された読み出し電流供給
線ＤＬと、ブロック１０Ｄと１０Ｈとから取出された読
み出し電流供給線ＤＬとが１つにまとめられて第２の配
線層から成るビット線と交差する方向に引き出されて、
更にそれらが１つにまとめられて読み出し電流供給用ト
ランジスタ３に接続されたものである。
みＲＯＭのパターンレイアウト。 【解決手段】 縦積みＲＯＭが各ブロック毎に構成さ
れ、ブロック１０Ａと１０Ｅから取出された第１の配線
層から成る読み出し電流供給線ＤＬと、ブロック１０Ｂ
と１０Ｆから取出された読み出し電流供給線ＤＬと、ブ
ロック１０Ｃと１０Ｇから取出された読み出し電流供給
線ＤＬと、ブロック１０Ｄと１０Ｈとから取出された読
み出し電流供給線ＤＬとが１つにまとめられて第２の配
線層から成るビット線と交差する方向に引き出されて、
更にそれらが１つにまとめられて読み出し電流供給用ト
ランジスタ３に接続されたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に言えば製造工程中にプログラムを書き込むマ
スクＲＯＭ（Read only Memory）に関する。
関し、更に言えば製造工程中にプログラムを書き込むマ
スクＲＯＭ（Read only Memory）に関する。
【０００２】
【従来の技術】従来、半導体記憶装置としてのマスクＲ
ＯＭにプログラムを書き込む方式には拡散層プログラム
方式、イオン注入プログラム方式、コンタクトホールプ
ログラム方式等がある。１ビット当りのセル面積として
は、イオン注入プログラム方式によるマスクＲＯＭがパ
ターンレイアウト上、最も小さく、縦積み型配列を採る
ことができる。
ＯＭにプログラムを書き込む方式には拡散層プログラム
方式、イオン注入プログラム方式、コンタクトホールプ
ログラム方式等がある。１ビット当りのセル面積として
は、イオン注入プログラム方式によるマスクＲＯＭがパ
ターンレイアウト上、最も小さく、縦積み型配列を採る
ことができる。
【０００３】図４（ａ），（ｂ）は前述した縦積みＲＯ
Ｍのプログラム方法について説明するための等価回路図
であり、通常のＭＯＳトランジスタ１のしきい値電圧を
エンハンスメント型に設定し、選択されたＭＯＳトラン
ジスタ１のみをイオン注入法によってデプレッション型
に切換えてプログラミングを行う。
Ｍのプログラム方法について説明するための等価回路図
であり、通常のＭＯＳトランジスタ１のしきい値電圧を
エンハンスメント型に設定し、選択されたＭＯＳトラン
ジスタ１のみをイオン注入法によってデプレッション型
に切換えてプログラミングを行う。
【０００４】そして、メモリセルからデータを読み出す
には、先ず、ディスチャージ用トランジスタ２をオンさ
せた後に、読み出し電流供給用トランジスタ３をオンさ
せ、選択されたトランジスタのみオフさせる。このと
き、選択されたトランジスタのしきい値電圧がデプレッ
ション型ならば当該トランジスタがオフしても選択ビッ
ト線ＢＬを流れる電流は流れたままになり、一方、エン
ハンスメント型ならば選択ビット線ＢＬを流れる電流は
遮断される。即ち、例えば図４（ａ）に示すようにトラ
ンジスタ１Ａが選択されたトランジスタであるとした場
合には（トランジスタ１Ａのプログラム状態を読み出す
場合には）、当該トランジスタ１Ａのみオフさせ、他の
トランジスタ１Ｂ，１Ｃ，１Ｄはオンさせる。このと
き、トランジスタ１Ａがオフであるため、前記読み出し
電流供給用トランジスタ３から供給される読み出し電流
Ｉがこのトランジスタ１Ａのところで遮断され、読み出
すことができない。（このとき、データ「０」とす
る。）。また、図４（ｂ）に示すようにトランジスタ１
Ｂが選択されたトランジスタであるとした場合には（ト
ランジスタ１Ｂのプログラム状態を読み出す場合に
は）、当該トランジスタ１Ｂのみオフさせ、他のトラン
ジスタ１Ａ，１Ｃ，１Ｄはオンさせることで、読み出し
電流Ｉが全てのトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄを
通って読み出される（このとき、データ「１」とす
る。）。図５は前記縦積みＲＯＭ（図４参照）を各ブロ
ック毎に配列した概略的な等価回路図であり、各ブロッ
ク（例えば、ブロック１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ等）毎に前述した
ビット線ＢＬ及び前記読み出し電流Ｉを供給するための
読み出し電流供給用トランジスタ３側に接続される読み
出し電流供給線ＤＬが必要である。
には、先ず、ディスチャージ用トランジスタ２をオンさ
せた後に、読み出し電流供給用トランジスタ３をオンさ
せ、選択されたトランジスタのみオフさせる。このと
き、選択されたトランジスタのしきい値電圧がデプレッ
ション型ならば当該トランジスタがオフしても選択ビッ
ト線ＢＬを流れる電流は流れたままになり、一方、エン
ハンスメント型ならば選択ビット線ＢＬを流れる電流は
遮断される。即ち、例えば図４（ａ）に示すようにトラ
ンジスタ１Ａが選択されたトランジスタであるとした場
合には（トランジスタ１Ａのプログラム状態を読み出す
場合には）、当該トランジスタ１Ａのみオフさせ、他の
トランジスタ１Ｂ，１Ｃ，１Ｄはオンさせる。このと
き、トランジスタ１Ａがオフであるため、前記読み出し
電流供給用トランジスタ３から供給される読み出し電流
Ｉがこのトランジスタ１Ａのところで遮断され、読み出
すことができない。（このとき、データ「０」とす
る。）。また、図４（ｂ）に示すようにトランジスタ１
Ｂが選択されたトランジスタであるとした場合には（ト
ランジスタ１Ｂのプログラム状態を読み出す場合に
は）、当該トランジスタ１Ｂのみオフさせ、他のトラン
ジスタ１Ａ，１Ｃ，１Ｄはオンさせることで、読み出し
電流Ｉが全てのトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄを
通って読み出される（このとき、データ「１」とす
る。）。図５は前記縦積みＲＯＭ（図４参照）を各ブロ
ック毎に配列した概略的な等価回路図であり、各ブロッ
ク（例えば、ブロック１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ等）毎に前述した
ビット線ＢＬ及び前記読み出し電流Ｉを供給するための
読み出し電流供給用トランジスタ３側に接続される読み
出し電流供給線ＤＬが必要である。
【０００５】また、図６は前述した縦積みＲＯＭのパタ
ーンレイアウトを示す図であり、隣り合うトランジスタ
（Ｔｒ）にまたがるようにビット線ＢＬ及び読み出し電
流供給線ＤＬが第１の配線層（１Ｍ）で形成されてい
た。ここで、前記ビット線ＢＬ及び読み出し電流供給線
ＤＬは、あるトランジスタ（Ｔｒ）にイオン注入法によ
りプログラミングする際のマスクの役割を果たしてい
る。
ーンレイアウトを示す図であり、隣り合うトランジスタ
（Ｔｒ）にまたがるようにビット線ＢＬ及び読み出し電
流供給線ＤＬが第１の配線層（１Ｍ）で形成されてい
た。ここで、前記ビット線ＢＬ及び読み出し電流供給線
ＤＬは、あるトランジスタ（Ｔｒ）にイオン注入法によ
りプログラミングする際のマスクの役割を果たしてい
る。
【０００６】
【発明が解決しようとする課題】近年、ＬＳＩの微細化
のために多層配線プロセスを使用するようになってきて
いる。例えば、２層配線プロセスを例にして説明する
と、前記イオン注入法によるプログラミング時のマスキ
ングに第２の配線層が必要であった。即ち、図７に示す
ように単純に２層化した構成では、前記ビット線ＢＬ及
び読み出し電流供給線ＤＬを第２の配線層（２Ｍ）で構
成した場合には、コンタクト部（１１，１２）のコンタ
クトサイズが大きくなるため（拡散領域にコンタクトす
る第１のコンタクト部を介して第１の配線層を形成し、
該第１の配線層にコンタクトする第２のコンタクト部を
介して第２の配線層（ＢＬ，ＤＬ）を形成する必要があ
る。尚、第１のコンタクト部の直上に第２のコンタクト
部を形成することはプロセス条件が厳しくなり、現状で
は両コンタクト部の形成位置をずらしているパターンが
多い。）、パターンレイアウト面積が増大するといった
問題が生じてしまう。また、読み出し電流供給用トラン
ジスタ３が各ブロックで構成する一列毎に設置されてい
た（図５参照）。
のために多層配線プロセスを使用するようになってきて
いる。例えば、２層配線プロセスを例にして説明する
と、前記イオン注入法によるプログラミング時のマスキ
ングに第２の配線層が必要であった。即ち、図７に示す
ように単純に２層化した構成では、前記ビット線ＢＬ及
び読み出し電流供給線ＤＬを第２の配線層（２Ｍ）で構
成した場合には、コンタクト部（１１，１２）のコンタ
クトサイズが大きくなるため（拡散領域にコンタクトす
る第１のコンタクト部を介して第１の配線層を形成し、
該第１の配線層にコンタクトする第２のコンタクト部を
介して第２の配線層（ＢＬ，ＤＬ）を形成する必要があ
る。尚、第１のコンタクト部の直上に第２のコンタクト
部を形成することはプロセス条件が厳しくなり、現状で
は両コンタクト部の形成位置をずらしているパターンが
多い。）、パターンレイアウト面積が増大するといった
問題が生じてしまう。また、読み出し電流供給用トラン
ジスタ３が各ブロックで構成する一列毎に設置されてい
た（図５参照）。
【０００７】従って、本発明では多層プロセスを採用し
た縦積みＲＯＭのパターンレイアウトを改良し微細化を
可能にし、しかも読み出し電流供給用トランジスタの共
有化を図ることで素子数の低減化を可能にする半導体記
憶装置を提供することを目的とする。
た縦積みＲＯＭのパターンレイアウトを改良し微細化を
可能にし、しかも読み出し電流供給用トランジスタの共
有化を図ることで素子数の低減化を可能にする半導体記
憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、請求項１に記載
の本発明半導体記憶装置は、縦積みＲＯＭを各ブロック
（例えば、ブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ等）毎に構成したもの
において、各ビット線ＢＬ１，ＢＬ２に平行に一列に配
列されたブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄとブ
ロック１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈとが１つおきに
パターンが反転した形で配置され、各ブロック毎に接続
される読み出し電流供給線ＤＬが、隣り合うブロック１
０Ａと１０Ｂ，ブロック１０Ｃと１０Ｄ及びブロック１
０Ｅと１０Ｆ，ブロック１０Ｇと１０Ｈとが第１の配線
層を介して１つにまとめられて取出され、ブロック１０
Ａと１０Ｂから取出された読み出し電流供給線ＤＬとブ
ロック１０Ｅと１０Ｆから取出された読み出し電流供給
線ＤＬとが１つにまとめられて第１の配線層から成るビ
ット線ＢＬと交差する方向に引き出され、同じくブロッ
ク１０Ｃと１０Ｄから取出された読み出し電流供給線Ｄ
Ｌとブロック１０Ｇと１０Ｈから取出された読み出し電
流供給線ＤＬとが１つにまとめられてビット線ＢＬと交
差する方向に引き出されて、更にそれらが１つにまとめ
られて１つの読み出し電流供給用トランジスタ３に接続
されたことを特徴とするものである。
の本発明半導体記憶装置は、縦積みＲＯＭを各ブロック
（例えば、ブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ等）毎に構成したもの
において、各ビット線ＢＬ１，ＢＬ２に平行に一列に配
列されたブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄとブ
ロック１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈとが１つおきに
パターンが反転した形で配置され、各ブロック毎に接続
される読み出し電流供給線ＤＬが、隣り合うブロック１
０Ａと１０Ｂ，ブロック１０Ｃと１０Ｄ及びブロック１
０Ｅと１０Ｆ，ブロック１０Ｇと１０Ｈとが第１の配線
層を介して１つにまとめられて取出され、ブロック１０
Ａと１０Ｂから取出された読み出し電流供給線ＤＬとブ
ロック１０Ｅと１０Ｆから取出された読み出し電流供給
線ＤＬとが１つにまとめられて第１の配線層から成るビ
ット線ＢＬと交差する方向に引き出され、同じくブロッ
ク１０Ｃと１０Ｄから取出された読み出し電流供給線Ｄ
Ｌとブロック１０Ｇと１０Ｈから取出された読み出し電
流供給線ＤＬとが１つにまとめられてビット線ＢＬと交
差する方向に引き出されて、更にそれらが１つにまとめ
られて１つの読み出し電流供給用トランジスタ３に接続
されたことを特徴とするものである。
【０００９】また、請求項２に記載の本発明半導体記憶
装置は、縦積みＲＯＭを各ブロック（例えば、ブロック
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１
０Ｇ，１０Ｈ等）毎に構成したものにおいて、ブロック
１０Ａと１０Ｅから取出された読み出し電流供給線ＤＬ
と、ブロック１０Ｂと１０Ｆから取出された読み出し電
流供給線ＤＬと、ブロック１０Ｃと１０Ｇから取出され
た読み出し電流供給線ＤＬと、ブロック１０Ｄと１０Ｈ
とから取出された読み出し電流供給線ＤＬとが第１の配
線層で１つにまとめられて、第２の配線層から成るビッ
ト線ＢＬと交差する方向に引き出されて、更にそれらが
１つにまとめられて１つの読み出し電流供給用トランジ
スタ３に接続されたことを特徴とするものである。
装置は、縦積みＲＯＭを各ブロック（例えば、ブロック
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１
０Ｇ，１０Ｈ等）毎に構成したものにおいて、ブロック
１０Ａと１０Ｅから取出された読み出し電流供給線ＤＬ
と、ブロック１０Ｂと１０Ｆから取出された読み出し電
流供給線ＤＬと、ブロック１０Ｃと１０Ｇから取出され
た読み出し電流供給線ＤＬと、ブロック１０Ｄと１０Ｈ
とから取出された読み出し電流供給線ＤＬとが第１の配
線層で１つにまとめられて、第２の配線層から成るビッ
ト線ＢＬと交差する方向に引き出されて、更にそれらが
１つにまとめられて１つの読み出し電流供給用トランジ
スタ３に接続されたことを特徴とするものである。
【００１０】更に、請求項３に記載の本発明の特徴は、
前記ビット線ＢＬが隣り合うトランジスタ（Ｔｒ）にま
たがるように形成されて、各トランジスタ（Ｔｒ）への
イオン注入法によるプログラミング時のマスクの役割を
果たしている請求項１あるいは請求項２に記載の半導体
記憶装置である。
前記ビット線ＢＬが隣り合うトランジスタ（Ｔｒ）にま
たがるように形成されて、各トランジスタ（Ｔｒ）への
イオン注入法によるプログラミング時のマスクの役割を
果たしている請求項１あるいは請求項２に記載の半導体
記憶装置である。
【００１１】
【発明の実施の形態】以下、本発明の半導体記憶装置に
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同様の構成については同符号を付して説
明を省略する。
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同様の構成については同符号を付して説
明を省略する。
【００１２】図１は本発明の半導体記憶装置としての縦
積みＲＯＭ（図４参照）を各ブロック毎に配列した概略
的な等価回路図である。
積みＲＯＭ（図４参照）を各ブロック毎に配列した概略
的な等価回路図である。
【００１３】図１において、各ブロック（例えば、ブロ
ック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０
Ｆ，１０Ｇ，１０Ｈ等）が構成され、各ビット線ＢＬ
１，ＢＬ２に平行に一列に配列されたブロック１０Ａ，
１０Ｂ，１０Ｃ，１０Ｄとブロック１０Ｅ，１０Ｆ，１
０Ｇ，１０Ｈとが１つおきにパターンが反転した形で配
置され（図１中の符号BL,DLの位置関係を参照された
い。）、各ブロック毎に接続される読み出し電流供給線
ＤＬが、隣り合うブロック１０Ａと１０Ｂ，ブロック１
０Ｃと１０Ｄ及びブロック１０Ｅと１０Ｆ，ブロック１
０Ｇと１０Ｈとが第１の配線層を介して１つにまとめら
れて取出され、ブロック１０Ａと１０Ｂから取出された
読み出し電流供給線ＤＬとブロック１０Ｅと１０Ｆから
取出された読み出し電流供給線ＤＬとがコンタクト部２
１を介して１つにまとめられて第２の配線層から成るビ
ット線ＢＬと交差する方向に引き出され、同じくブロッ
ク１０Ｃと１０Ｄから取出された読み出し電流供給線Ｄ
Ｌとブロック１０Ｇと１０Ｈから取出された読み出し電
流供給線ＤＬとがコンタクト部２１を介して１つにまと
められてビット線ＢＬと交差する方向に引き出されて、
更にそれらが１つにまとめられて１つの読み出し電流供
給用トランジスタ３に接続されている。
ック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０
Ｆ，１０Ｇ，１０Ｈ等）が構成され、各ビット線ＢＬ
１，ＢＬ２に平行に一列に配列されたブロック１０Ａ，
１０Ｂ，１０Ｃ，１０Ｄとブロック１０Ｅ，１０Ｆ，１
０Ｇ，１０Ｈとが１つおきにパターンが反転した形で配
置され（図１中の符号BL,DLの位置関係を参照された
い。）、各ブロック毎に接続される読み出し電流供給線
ＤＬが、隣り合うブロック１０Ａと１０Ｂ，ブロック１
０Ｃと１０Ｄ及びブロック１０Ｅと１０Ｆ，ブロック１
０Ｇと１０Ｈとが第１の配線層を介して１つにまとめら
れて取出され、ブロック１０Ａと１０Ｂから取出された
読み出し電流供給線ＤＬとブロック１０Ｅと１０Ｆから
取出された読み出し電流供給線ＤＬとがコンタクト部２
１を介して１つにまとめられて第２の配線層から成るビ
ット線ＢＬと交差する方向に引き出され、同じくブロッ
ク１０Ｃと１０Ｄから取出された読み出し電流供給線Ｄ
Ｌとブロック１０Ｇと１０Ｈから取出された読み出し電
流供給線ＤＬとがコンタクト部２１を介して１つにまと
められてビット線ＢＬと交差する方向に引き出されて、
更にそれらが１つにまとめられて１つの読み出し電流供
給用トランジスタ３に接続されている。
【００１４】また、各ブロック１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ毎に接続
されるビット線ＢＬは上述したように第２の配線層で形
成され、各ブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈとも各コンタクト部２
０を介して前記ビット線ＢＬに接続されている。
Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ毎に接続
されるビット線ＢＬは上述したように第２の配線層で形
成され、各ブロック１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈとも各コンタクト部２
０を介して前記ビット線ＢＬに接続されている。
【００１５】図２は前述した多層配線プロセス（本実施
形態では、例えば２層配線プロセス）を使用した縦積み
ＲＯＭのパターンレイアウトを示す図であり、ブロック
１０Ｅ，１０Ａ部分を示している。尚、便宜的にブロッ
ク１０Ａ部のビット線ＢＬは省略してある。本パターン
レイアウトの特徴は、前記読み出し電流供給線ＤＬを第
１の配線層（１Ｍ）で形成し、第２の配線層（２Ｍ）で
形成したビット線ＢＬと交差させ、当該ビット線ＢＬが
イオン注入法によるプログラミング時のマスクとなるよ
うに隣り合うトランジスタ（Ｔｒ）にまたがるように形
成されていることである。
形態では、例えば２層配線プロセス）を使用した縦積み
ＲＯＭのパターンレイアウトを示す図であり、ブロック
１０Ｅ，１０Ａ部分を示している。尚、便宜的にブロッ
ク１０Ａ部のビット線ＢＬは省略してある。本パターン
レイアウトの特徴は、前記読み出し電流供給線ＤＬを第
１の配線層（１Ｍ）で形成し、第２の配線層（２Ｍ）で
形成したビット線ＢＬと交差させ、当該ビット線ＢＬが
イオン注入法によるプログラミング時のマスクとなるよ
うに隣り合うトランジスタ（Ｔｒ）にまたがるように形
成されていることである。
【００１６】このようにパターンレイアウト（読み出し
電流供給線ＤＬを第１の配線層で形成し、第２の配線層
であるビット線ＢＬと交差させ、プログラミング時のイ
オン注入用のマスクとしてビット線ＢＬのみを使用す
る）を構成することで、従来技術の項目で説明したよう
な単純に２層化したパターンレイアウト（プログラミン
グ時のイオン注入用のマスクとしてビット線ＢＬ及び読
み出し電流供給線ＤＬを使用する）に比して微細化が図
れる。
電流供給線ＤＬを第１の配線層で形成し、第２の配線層
であるビット線ＢＬと交差させ、プログラミング時のイ
オン注入用のマスクとしてビット線ＢＬのみを使用す
る）を構成することで、従来技術の項目で説明したよう
な単純に２層化したパターンレイアウト（プログラミン
グ時のイオン注入用のマスクとしてビット線ＢＬ及び読
み出し電流供給線ＤＬを使用する）に比して微細化が図
れる。
【００１７】更に言えば、図２に示した本発明のパター
ンレイアウト構成では、隣り合うトランジスタ（Ｔｒ）
をまたがるように形成するイオン注入用のマスクが同電
位（ビット線ＢＬと強いて名付けて言えばダミーのビッ
ト線ＤＢＬ）であるため、図５に示した従来のパターン
レイアウト構成のように異なる配線（ビット線ＢＬと読
み出し電流供給線ＤＬ）を形成する場合に比して、両配
線をショートさせないために余裕を持たせた間隔を必要
とせず、その間隔を狭めることができ、より微細化が図
れる。
ンレイアウト構成では、隣り合うトランジスタ（Ｔｒ）
をまたがるように形成するイオン注入用のマスクが同電
位（ビット線ＢＬと強いて名付けて言えばダミーのビッ
ト線ＤＢＬ）であるため、図５に示した従来のパターン
レイアウト構成のように異なる配線（ビット線ＢＬと読
み出し電流供給線ＤＬ）を形成する場合に比して、両配
線をショートさせないために余裕を持たせた間隔を必要
とせず、その間隔を狭めることができ、より微細化が図
れる。
【００１８】また、各ブロック１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ毎に接続
される読み出し電流供給線ＤＬを前記ビット線ＢＬ形成
用のコンタクト部２０の形成されていないスペースを介
して相互接続させたことで、読み出し電流供給用トラン
ジスタ３の素子数の低減化が図れる（図１に示した本実
施形態のパターンレイアウト構成では、図５に示した従
来のパターンレイアウト構成の２つから１つに減らすこ
とができる。）。また、図３は本発明の他の実施形態を
示す等価回路図であり、図１の実施形態と異なる点は、
前述した一実施形態では一列に配列されたブロック１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄとブロック１０Ｅ，１０
Ｆ，１０Ｇ，１０Ｈを１つおきにパターンを反転させた
形で配置させていたが、他の実施形態では各ブロック１
０を同じ向きに配置した状態で、ブロック１０Ａと１０
Ｅから取出された読み出し電流供給線ＤＬと、ブロック
１０Ｂと１０Ｆから取出された読み出し電流供給線ＤＬ
と、ブロック１０Ｃと１０Ｇから取出された読み出し電
流供給線ＤＬと、ブロック１０Ｄと１０Ｈとから取出さ
れた読み出し電流供給線ＤＬとを１つにまとめてビット
線ＢＬと交差する方向に引き出して、更にそれらを１つ
にまとめて１つの読み出し電流供給用トランジスタ３に
接続した構成としている。
Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ毎に接続
される読み出し電流供給線ＤＬを前記ビット線ＢＬ形成
用のコンタクト部２０の形成されていないスペースを介
して相互接続させたことで、読み出し電流供給用トラン
ジスタ３の素子数の低減化が図れる（図１に示した本実
施形態のパターンレイアウト構成では、図５に示した従
来のパターンレイアウト構成の２つから１つに減らすこ
とができる。）。また、図３は本発明の他の実施形態を
示す等価回路図であり、図１の実施形態と異なる点は、
前述した一実施形態では一列に配列されたブロック１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄとブロック１０Ｅ，１０
Ｆ，１０Ｇ，１０Ｈを１つおきにパターンを反転させた
形で配置させていたが、他の実施形態では各ブロック１
０を同じ向きに配置した状態で、ブロック１０Ａと１０
Ｅから取出された読み出し電流供給線ＤＬと、ブロック
１０Ｂと１０Ｆから取出された読み出し電流供給線ＤＬ
と、ブロック１０Ｃと１０Ｇから取出された読み出し電
流供給線ＤＬと、ブロック１０Ｄと１０Ｈとから取出さ
れた読み出し電流供給線ＤＬとを１つにまとめてビット
線ＢＬと交差する方向に引き出して、更にそれらを１つ
にまとめて１つの読み出し電流供給用トランジスタ３に
接続した構成としている。
【００１９】本発明は、このようなパターンレイアウト
構成の採用を妨げるものではなく、種々変更可能なもの
であるが、他の実施形態では図３に示すようにコンタク
ト部２０と読み出し電流供給線ＤＬ用の取出し部が並設
されるため、スペース上の制約を受ける恐れがある。
構成の採用を妨げるものではなく、種々変更可能なもの
であるが、他の実施形態では図３に示すようにコンタク
ト部２０と読み出し電流供給線ＤＬ用の取出し部が並設
されるため、スペース上の制約を受ける恐れがある。
【００２０】尚、本実施形態ではＰチャネル型ＭＯＳト
ランジスタを縦積みして成る縦積みＲＯＭ構成について
説明したが、Ｎチャネル型ＭＯＳトランジスタを縦積み
して成る縦積みＲＯＭ構成においても同様であり、更に
３層配線以上の多層配線プロセスにおいても適用できる
ものである。
ランジスタを縦積みして成る縦積みＲＯＭ構成について
説明したが、Ｎチャネル型ＭＯＳトランジスタを縦積み
して成る縦積みＲＯＭ構成においても同様であり、更に
３層配線以上の多層配線プロセスにおいても適用できる
ものである。
【００２１】
【発明の効果】本発明によれば、多層配線プロセスを使
用した縦積みＲＯＭのパターンレイアウトを改良するこ
とで微細化が図れ、しかも読み出し電流供給用トランジ
スタの共有化を図ることで素子数の低減化が図れる。
用した縦積みＲＯＭのパターンレイアウトを改良するこ
とで微細化が図れ、しかも読み出し電流供給用トランジ
スタの共有化を図ることで素子数の低減化が図れる。
【図１】本発明の一実施形態の半導体記憶装置を示す等
価回路図である。
価回路図である。
【図２】本発明の一実施形態の半導体記憶装置を示すパ
ターンレイアウト図である。
ターンレイアウト図である。
【図３】本発明の他の実施形態の半導体記憶装置を示す
等価回路図である。
等価回路図である。
【図４】縦積みＲＯＭのプログラム方法について説明す
るための等価回路図である。
るための等価回路図である。
【図５】従来の半導体記憶装置を示す等価回路図であ
る。
る。
【図６】従来の半導体記憶装置を示すパターンレイアウ
ト図である。
ト図である。
【図７】従来の他の半導体記憶装置を示すパターンレイ
アウト図である。
アウト図である。
Claims (3)
- 【請求項１】 縦積みＲＯＭが各ブロック毎に構成さ
れ、 各ビット線ＢＬに平行に一列に配列されたブロックに関
し、各ブロックが１つおきにパターンが反転した形で配
置され、 各ブロック毎に接続される読み出し電流供給線ＤＬが隣
り合うブロック同士が下層の配線層を介して１つにまと
められた形で取出され、各ブロック毎に接続される上層
の配線層から成るビット線ＢＬと交差する方向に引き出
され、更にそれらが１つにまとめられて読み出し電流供
給用トランジスタに接続されたことを特徴とする半導体
記憶装置。 - 【請求項２】 縦積みＲＯＭが各ブロック毎に構成さ
れ、 各ブロックから取出された下層の配線層から成る読み出
し電流供給線ＤＬが１つにまとめられた形で取出され、
各ブロック毎に接続される上層の配線層から成るビット
線ＢＬと交差する方向に引き出され、更にそれらが１つ
にまとめられて読み出し電流供給用トランジスタに接続
されたことを特徴とする半導体記憶装置。 - 【請求項３】 前記ビット線ＢＬは隣り合うトランジス
タにまたがるように形成され、当該ビット線ＢＬが各ト
ランジスタへのイオン注入法によるプログラミング時の
マスクの役割を果たしていることを特徴とする請求項１
あるいは請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308752A JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308752A JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138297A true JP2000138297A (ja) | 2000-05-16 |
Family
ID=17984876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10308752A Ceased JP2000138297A (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115537717A (zh) * | 2021-06-30 | 2022-12-30 | 上海微电子装备（集团）股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
-
1998
- 1998-10-29 JP JP10308752A patent/JP2000138297A/ja not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115537717A (zh) * | 2021-06-30 | 2022-12-30 | 上海微电子装备（集团）股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
| CN115537717B (zh) * | 2021-06-30 | 2024-06-11 | 上海微电子装备（集团）股份有限公司 | 金属掩模的张网装置及其方法、张网设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6291853B1 (en) | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor | |
| KR20030040122A (ko) | 반도체 기억 장치 | |
| WO2005096381A1 (en) | Improved layout of a sram memory cell | |
| US8259528B2 (en) | Semiconductor memory device and a method of controlling a semiconductor memory device | |
| JPH11340431A (ja) | 半導体記憶装置 | |
| US6686791B2 (en) | Oxide anti-fuse structure utilizing high voltage transistors | |
| JP5259376B2 (ja) | 半導体記憶装置 | |
| JP2008520093A (ja) | フラッシュメモリをｒｏｍメモリへ変換する方法、およびその変換されたｒｏｍメモリを具えるデバイス | |
| US7411808B2 (en) | Method for reading ROM cell | |
| KR19980026622A (ko) | 반도체 메모리셀의 레이아웃 | |
| JP5674251B2 (ja) | 半導体記憶装置 | |
| US6121079A (en) | Method for manufacturing a semiconductor memory device | |
| JP2000138297A (ja) | 半導体記憶装置 | |
| US7161824B2 (en) | Method for programming a memory arrangement and programmed memory arrangement | |
| US6906942B2 (en) | Programmable mask ROM building element and process of manufacture | |
| US20020171098A1 (en) | Semiconductor device | |
| US20060198219A1 (en) | Semiconductor integrated circuit device | |
| KR100372250B1 (ko) | 반도체 메모리 장치 | |
| KR0136592B1 (ko) | 반도체 집적회로 장치의 제조방법 | |
| JP2003030999A (ja) | 半導体記憶装置 | |
| JP2001085479A (ja) | 半導体回路装置の製造方法 | |
| US6369406B1 (en) | Method for localizing point defects causing leakage currents in a non-volatile memory device | |
| KR100360505B1 (ko) | 반도체 메모리 장치 | |
| JP2001094063A (ja) | リードオンリメモリおよびその製造方法 | |
| JP2000077542A (ja) | 半導体記憶装置とそのｒｏｍ書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A313 | Final decision of rejection without a dissenting response from the applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A313 Effective date: 20040628 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040709 |