JPH11340431A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH11340431A
JPH11340431A JP10147225A JP14722598A JPH11340431A JP H11340431 A JPH11340431 A JP H11340431A JP 10147225 A JP10147225 A JP 10147225A JP 14722598 A JP14722598 A JP 14722598A JP H11340431 A JPH11340431 A JP H11340431A
Authority
JP
Japan
Prior art keywords
dummy
bit line
lines
bit
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10147225A
Other languages
English (en)
Other versions
JP3575988B2 (ja
Inventor
Koji Kuroki
浩二 黒木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP14722598A priority Critical patent/JP3575988B2/ja
Priority to US09/288,659 priority patent/US6128209A/en
Publication of JPH11340431A publication Critical patent/JPH11340431A/ja
Application granted granted Critical
Publication of JP3575988B2 publication Critical patent/JP3575988B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【解決手段】 半導体記憶装置のメモリセルの外周に配
置されるダミーワード線ＤＷＬとダミービット線ＤＢＬ
の電位を同電位とする。 【効果】 ダミービット線ＤＢＬからダミーアクテイブ
領域ＤＡＣにコンタクトをとる際に、ダミービット線Ｄ
ＢＬとダミーワード線ＤＷＬがリークしても、両方の電
位が同一であることにより、ダミービット線ＤＢＬ又は
ダミーワード線ＤＷＬの電位変動がないので、ダミービ
ット線ＤＢＬ又はダミーワード線ＤＷＬに接続されるそ
の他の素子や回路に影響がないので、半導体記憶装置の
動作マージンの劣化を防ぐことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダミー配線を有する半
導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、互いに平行に延在す
る複数のワード線と、複数のワード線と交差する複数の
ビット線と、複数のワード線と複数のビット線との交差
箇所に設けられた複数のメモリセルとを有するメモリセ
ルアレイと、センスアンプやデコーダ等の周辺回路とか
らなる。
【０００３】メモリセルアレイが形成されるメモリセル
アレイ部では、集積度が高く、密にパターンが形成され
ている。一方、上記周辺回路が形成される周辺部では、
メモリセルアレイ部に対して集積度が低く、配線間や素
子間の空間の広い、粗なパターンが形成されている。
【０００４】密パターンと粗パターンとの境界付近で
は、ホトリソグラフィーに於けるレジストの塗布量が均
一にならない場合が多い。ここで、境界付近であるメモ
リセルアレイの最外部に配置されたワード線やビット線
とメモリセルアレイ内部に配置されたワード線やビット
線とを形成する場合を考える。この場合、上記理由で、
同一条件で露光しても、焦点深度の違いにより、最外部
のワード線やビット線と内部のワード線やビット線との
配線幅が異なってしまうという問題があった。
【０００５】そこで従来の半導体記憶装置では、メモリ
セルアレイの外側にダミーワード線やダミービット線が
配置されていた。これにより最外部のワード線やビット
線と内部のワード線やビット線との配線幅を同一にして
いた。
【０００６】また従来の半導体装置では、ダミービット
線又はダミーワード線に対応してダミーアクテイブ領域
が設けられ、ダミーアクテイブ領域とビット線やダミー
ビット線とが接続されていた。
【０００７】
【発明が解決しようとする課題】メモリセルアレイの微
細化が進むに従って、メモリセルアレイ外周部の構造的
な設計マージンの確保が厳しくなってきている。
【０００８】上記に示したとおり、メモリセルセルアレ
イの外周部では、レジスト塗布にばらつきがあるので、
ビット線やダミービット線と半導体基板のダミーアクテ
イブ領域とのコンタクトをとるための絶縁膜開口部を設
ける際に、ビット線とダミーワード線又はダミービット
線とワード線又はダミービット線とダミーワード線がシ
ョートすることがあった。
【０００９】ダミーワード線は通常、接地電位ＶＳＳが
与えられ、ダミービット線は電源電位の半分の電位１／
２ＶＤＤが与えられる。
【００１０】よってこれら配線が上記のようなショート
を起こすと、ビット線やダミービット線の電位が下降
し、動作マージンの劣化が引き起こされるという問題が
あった。
【００１１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置の特徴は、互いに平行に配置された複数のワード
線と、前記複数のワード線のそれぞれに対応して半導体
基板に配置され、対応する前記ワード線の一方の側から
他方の側に延在する複数のアクテイブ領域と、前記複数
のワード線のそれぞれと交差し、対応する前記アクテイ
ブ領域とそれぞれ接続された複数のビット線と、前記複
数のビット線と前記複数のワード線の交差箇所にそれぞ
れ設けられたキャパシタとを有するメモリセルアレイ
と、前記複数のワード線に対して平行かつ前記メモリセ
ルアレイの外側に配置されたダミーワード線と、前記ダ
ミーワード線に対応して半導体基板に配置され、前記ダ
ミーワード線の一方の側から他方の側に延在するダミー
アクテイブ領域と、前記ダミーアクテイブ領域と、前記
ダミーアクテイブ領域に重なる前記ビット線との間に形
成された層間絶縁層とを有することにある。
【００１２】請求項５記載の半導体記憶装置の特徴は、
互いに平行に配置された複数のワード線と、前記複数の
ワード線のそれぞれと交差する複数のビット線と、前記
複数のビット線のそれぞれに対応して半導体基板に配置
され、対応する前記ビット線とそれぞれ接続される複数
のアクテイブ領域と、前記複数のビット線と前記複数の
ワード線の交差箇所にそれぞれ設けられたキャパシタと
を有するメモリセルアレイと、前記複数のビット線に対
して平行かつ前記メモリセルアレイの外側に配置された
ダミービット線と、前記ダミービット線に対応して半導
体基板に配置されたダミーアクテイブ領域と、前記ダミ
ーアクテイブ領域と前記ダミーアクテイブ領域に重なる
前記ダミービット線との間に形成された層間絶縁層とを
有することにある。
【００１３】請求項７記載の半導体記憶装置の特徴は、
互いに平行に配置された複数のワード線と、前記複数の
ワード線のそれぞれと交差する複数のビット線と、前記
複数のビット線と前記複数のワード線の交差箇所にそれ
ぞれ設けられたメモリセルとを有するメモリセルアレイ
と、前記複数のワード線に対して平行かつ前記メモリセ
ルアレイの外側に配置されたダミーワード線と、前記複
数のビット線に対して平行かつ前記メモリセルアレイの
外側に配置されたダミービット線と、前記ダミーワード
線と前記ダミービット線の電位を同電位とすることにあ
る。
【００１４】
【発明の実施の形態】図１は本発明の第１実施の形態の
半導体記憶装置の要部平面図である。図１を用いて本発
明の第１の実施の形態の半導体記憶装置について説明を
する。
【００１５】図１の半導体記憶装置は、半導体基板上に
形成され、互いに平行に延在する複数のワード線ＷＬ
と、半導体基板上に形成され、複数のワード線ＷＬと交
差する方向に配置された複数のビット線ＢＬ、バーＢＬ
と、複数のワード線ＷＬと複数のビット線ＢＬ、バーＢ
Ｌとの交差箇所に設けられた複数のメモリセルとを有す
るメモリセルアレイと、センスアンプＳＡやデコーダ等
の周辺回路（図では、メモリセルを構成するキャパシ
タ、センスアンプ、デコーダは省略される。）と、メモ
リセルアレイとセンスアンプとの間に配置されたダミー
ワード線ＤＷＬと、ビット線と平行かつメモリセルアレ
イの外側に配置されたダミービット線ＤＢＬを備えてい
る。（図ではダミーワード線ＤＷＬ及びダミービット線
ＤＢＬは１本のみ記載されるが、それぞれはメモリセル
アレイの外側にすくなくとも２本あるものである。）ま
たメモリセル領域に於いて、半導体基板のアクテイブ領
域ＡＣ以外の領域は、 Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ （以下、ＬＯＣＯＳ酸化膜と称
する）で覆われている。アクテイブ領域ＡＣには、ワー
ド線ＷＬをゲート電極とするトランジスタのソース、ド
レイン領域である不純物拡散層が形成される。（図示せ
ず）図１のＡ部黒丸は、ビット線ＢＬ又はビット線バー
ＢＬ又はダミービット線ＤＢＬとアクテイブ領域ＡＣ又
はダミーアクテイブ領域ＤＡＣとが接続するコンタクト
部である。
【００１６】第１の実施の形態の半導体装置は、ダミー
ワード線ＤＷＬの電位とダミービット線ＤＢＬと電位が
同電位であるものである。
【００１７】ここで、第１の実施の形態の半導体記憶装
置では、ダミービット線及びダミーワード線とが同電位
であるので、たとえ両方がショートしても動作マージン
の劣化を起こすことがなくなる。
【００１８】図２は本発明の第２実施の形態の半導体記
憶装置の要部平面図である。図３は図２のＡ−Ａ‘部分
の要部断面図である。図４は図２のＢ−Ｂ‘部分の要部
断面図である。
【００１９】図２、図３及び図４を用いて本発明の第１
の実施の形態の半導体記憶装置について説明をする。
【００２０】図２の半導体記憶装置は、半導体基板上に
形成され、互いに平行に延在する複数のワード線ＷＬ
と、半導体基板上に形成され、複数のワード線ＷＬと交
差する方向に配置された複数のビット線ＢＬ、バーＢＬ
と、複数のワード線ＷＬと複数のビット線ＢＬ、バーＢ
Ｌとの交差箇所に設けられた複数のメモリセルとを有す
るメモリセルアレイと、センスアンプＳＡやデコーダ等
の周辺回路（図では、メモリセルを構成するキャパシ
タ、センスアンプ、デコーダは省略される。）と、メモ
リセルアレイとセンスアンプとの間に配置されたダミー
ワード線ＤＷＬと、ビット線と平行かつメモリセルアレ
イの外側に配置されたダミービット線ＤＢＬを備えてい
る。（図ではダミーワード線ＤＷＬ及びダミービット線
ＤＢＬは１本のみ記載されるが、それぞれはメモリセル
アレイの外側にすくなくとも２本あるものである。）ま
たメモリセル領域に於いて、半導体基板のアクテイブ領
域ＡＣ以外の領域は、ＬＯＣＯＳ酸化膜で覆われてい
る。アクテイブ領域ＡＣには、ワード線ＷＬをゲート電
極とするトランジスタのソース、ドレイン領域である不
純物拡散層が形成される。（図示せず）図２のＡ部黒丸
は、ビット線ＢＬ又はビット線バーＢＬとアクテイブ領
域ＡＣとが接続するコンタクト部である。
【００２１】図２のＢ部白丸は、ダミーアクテイブ領域
ＤＡＣ（ダミーアクテイブ領域は、メモリセルの外側周
辺部で、前記ＬＯＣＯＳ酸化膜に囲まれた領域であ
る。）上にダミーワード線ＤＷＬ又はダミービット線Ｄ
ＢＬが形成される領域だが、ダミーアクテイブ領域ＤＡ
Ｃとビット線バーＢＬ又はダミービット線ＤＢＬとが接
続されないノンコンタクト部である。
【００２２】図３、図４に於いて、図２のＢ部に対応す
る領域では、ダミービット線ＤＢＬ及びビット線バーＢ
Ｌとそれぞれ対応するダミーアクテイブ領域との間には
層間絶縁膜が形成されている。ダミービット線ＤＢＬ及
びビット線バーＢＬとそれぞれ対応するダミーアクテイ
ブ領域とは互いに接続されない。
【００２３】図５に於いて、図２のＡ部に対応する領域
では、ビット線ＤＢＬ及びビット線バーＢＬとそれぞれ
対応するアクテイブ領域とは層間絶縁層のスルーホール
を介して互いに接続される。
【００２４】第２の実施の形態の半導体装置の製造方法
を説明する。周知の技術により、半導体基板上に、ＬＯ
ＣＯＳ酸化膜を形成する。次に、ゲート絶縁膜、ワード
線及びダミーワード線を形成する。次に、ＬＯＣＯＳ酸
化膜によって囲まれたアクテイブ領域内に不純物拡散層
を形成し、ワード線及びダミーワード線を含む半導体基
板上に層間絶縁膜を形成する。その後、ホトリソ、エッ
チングにより、Ｂ部に対応する箇所の層間絶縁膜はその
まま残し、Ａ部に対応する箇所の層間絶縁膜に開口部を
形成する。
【００２５】その後、層間絶縁膜上にビット線及びダミ
ービット線を形成し、Ａ部に対応するアクテイブ領域と
対応するビット線とを接続する。（キャパシタ、周辺回
路の形成方法は省略する。）第２の実施の形態によれ
ば、構造的な設計マージンの確保が厳しくなってきてい
るメモリセルアレイ外周部に於いて、ダミーアクテイブ
領域ＤＡＣとビット線又はダミービット線とのコンタク
トをとらないようにした。つまりダミーアクテイブ領域
とダミーアクテイブ領域に重なるビット線またはダミー
ビット線との間に層間絶縁層が形成されるので、ビット
線とダミーワード線、ダミービット線とダミーワード
線、ダミービット線とワード線がショートしない。これ
によって本実施の形態の半導体記憶装置では、上記各線
がショートしないので、動作マージンの劣化が起こらな
い。
【００２６】次に、第３の実施の形態の半導体記憶装置
について説明する。第３の実施の形態は図２の半導体記
憶装置に於いて、ダミーワード線とダミービット線とを
同電位とするものである。
【００２７】本実施の形態によれば、第１及び第２の実
施の形態よりさらに、動作マージンの劣化が確実に防止
される。
【００２８】
【発明の効果】本発明では、ビット線とダミーワード線
又はダミービット線とワード線又はダミービット線とダ
ミーワード線がショートしないので、動作マージンの劣
化を防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態の半導体記憶装置の要
部平面図である。
【図２】本発明の第２実施の形態の半導体記憶装置の要
部平面図である。
【図３】図２のＡ−Ａ‘部分の要部断面図である。
【図４】図２のＢ−Ｂ‘部分の要部断面図である。
【図５】図２のＣ−Ｃ‘部分の要部断面図である。
【符号の説明】
ＷＬ…ワード線 ＤＷＬ…ダミーワード線 ＡＣ…アクテイブ領域 ＤＡＣ…ダミーアクテイブ領域 ビット線…ＢＬ、バーＢＬ ＳＡ…センスアンプ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 互いに平行に配置された複数のワード線
    と、 前記複数のワード線のそれぞれに対応して半導体基板に
    配置され、対応する前記ワード線の一方の側から他方の
    側に延在する複数のアクテイブ領域と、 前記複数のワード線のそれぞれと交差し、対応する前記
    アクテイブ領域とそれぞれ接続された複数のビット線
    と、 前記複数のビット線と前記複数のワード線の交差箇所に
    それぞれ設けられたキャパシタとを有するメモリセルア
    レイと、 前記複数のワード線に対して平行かつ前記メモリセルア
    レイの外側に配置されたダミーワード線と、 前記ダミーワード線に対応して半導体基板に配置され、
    前記ダミーワード線の一方の側から他方の側に延在する
    ダミーアクテイブ領域と、 前記ダミーアクテイブ領域と、前記ダミーアクテイブ領
    域に重なる前記ビット線との間に形成された層間絶縁層
    とを有することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記ダミーアクテイブ領域は前記ビット
    線と接続されてないことを特徴とする請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 前記ダミーアクテイブ領域の一方の側
    は、前記ダミーアクテイブ領域の他方の側より、前記メ
    モリセルアレイに近く、かつ前記層間絶縁層は前記ダミ
    ーアクテイブ領域の他方の側と、前記ダミーアクテイブ
    領域に重なる前記ビット線との間に形成されることを特
    徴とする請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記複数のビット線に対して平行かつ前
    記メモリセルアレイの外側に配置されたダミービット線
    と、前記ダミービット線に対応して半導体基板に配置さ
    れたダミーアクテイブ領域と、 前記ダミービット線に対応するダミーアクテイブ領域と
    該ダミーアクテイブ領域に重なる前記ダミービット線と
    の間に形成された層間絶縁層とを有することを特徴とす
    る請求項１記載の半導体記憶装置。
  5. 【請求項５】 互いに平行に配置された複数のワード線
    と、 前記複数のワード線のそれぞれと交差する複数のビット
    線と、 前記複数のビット線のそれぞれに対応して半導体基板に
    配置され、対応する前記ビット線とそれぞれ接続される
    複数のアクテイブ領域と、 前記複数のビット線と前記複数のワード線の交差箇所に
    それぞれ設けられたキャパシタとを有するメモリセルア
    レイと、 前記複数のビット線に対して平行かつ前記メモリセルア
    レイの外側に配置されたダミービット線と、 前記ダミービット線に対応して半導体基板に配置された
    ダミーアクテイブ領域と、 前記ダミーアクテイブ領域と前記ダミーアクテイブ領域
    に重なる前記ダミービット線との間に形成された層間絶
    縁層とを有することを特徴とする半導体記憶装置。
  6. 【請求項６】 前記ダミーアクテイブ領域は前記ダミー
    ビット線と接続されていないことを特徴とする請求項１
    記載の半導体記憶装置。
  7. 【請求項７】 互いに平行に配置された複数のワード線
    と、 前記複数のワード線のそれぞれと交差する複数のビット
    線と、 前記複数のビット線と前記複数のワード線の交差箇所に
    それぞれ設けられたメモリセルとを有するメモリセルア
    レイと、 前記複数のワード線に対して平行かつ前記メモリセルア
    レイの外側に配置されたダミーワード線と、 前記複数のビット線に対して平行かつ前記メモリセルア
    レイの外側に配置されたダミービット線と、 前記ダミーワード線と前記ダミービット線の電位を同電
    位とすることを特徴とする半導体記憶装置。
JP14722598A 1998-05-28 1998-05-28 半導体記憶装置 Expired - Fee Related JP3575988B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP14722598A JP3575988B2 (ja) 1998-05-28 1998-05-28 半導体記憶装置
US09/288,659 US6128209A (en) 1998-05-28 1999-04-09 Semiconductor memory device having dummy bit and word lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14722598A JP3575988B2 (ja) 1998-05-28 1998-05-28 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH11340431A true JPH11340431A (ja) 1999-12-10
JP3575988B2 JP3575988B2 (ja) 2004-10-13

Family

ID=15425411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14722598A Expired - Fee Related JP3575988B2 (ja) 1998-05-28 1998-05-28 半導体記憶装置

Country Status (2)

Country Link
US (1) US6128209A (ja)
JP (1) JP3575988B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486558B2 (en) 2000-10-10 2002-11-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a dummy pattern
JP2006252636A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体メモリ
JP2009135223A (ja) * 2007-11-29 2009-06-18 Oki Semiconductor Co Ltd 半導体装置およびその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
KR20040057789A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
US7276273B2 (en) 2003-10-14 2007-10-02 Advanced Energy Technology Inc. Heat spreader for display device
US7303820B2 (en) * 2003-10-14 2007-12-04 Graftech International Holdings Inc. Heat spreader for display device
US8211260B2 (en) 2003-10-14 2012-07-03 Graftech International Holdings Inc. Heat spreader for plasma display panel
US7160619B2 (en) * 2003-10-14 2007-01-09 Advanced Energy Technology Inc. Heat spreader for emissive display device
US7150914B2 (en) * 2003-10-14 2006-12-19 Advanced Energy Technology Inc. Heat spreader for emissive display device
US7381950B2 (en) * 2004-09-29 2008-06-03 Texas Instruments Incorporated Characterizing dimensions of structures via scanning probe microscopy
US7306847B2 (en) * 2005-01-28 2007-12-11 Graftech International Holdings Inc. Heat spreader for display device
US9104058B2 (en) * 2005-06-27 2015-08-11 Graftech International Holdings Inc. Optimized frame system for a liquid crystal display device
US9087669B2 (en) 2005-06-27 2015-07-21 Graftech International Holdings Inc. Display device having improved properties
US7385819B1 (en) 2005-06-27 2008-06-10 Graftech International Holdings Inc. Display device
US9081220B2 (en) * 2005-06-27 2015-07-14 Graftech International Holdings Inc. Optimized frame system for a display device
JP2011040633A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 半導体記憶装置
KR101137931B1 (ko) * 2010-03-03 2012-05-09 에스케이하이닉스 주식회사 반도체 장치의 핀 캐패시터 및 그 제조방법
JP5733864B2 (ja) * 2013-10-09 2015-06-10 ラピスセミコンダクタ株式会社 半導体装置
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
CN110534517A (zh) * 2018-05-25 2019-12-03 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件
US10847651B2 (en) 2018-07-18 2020-11-24 Micron Technology, Inc. Semiconductor devices including electrically conductive contacts and related systems and methods
KR102610557B1 (ko) * 2018-09-19 2023-12-07 에스케이하이닉스 주식회사 페리-언더-셀 구조의 메모리 장치
CN113224060B (zh) * 2021-05-07 2023-06-30 福建省晋华集成电路有限公司 半导体存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658947B2 (ja) * 1984-02-24 1994-08-03 株式会社日立製作所 半導体メモリ装置の製法
KR930011462B1 (ko) * 1990-11-23 1993-12-08 현대전자산업 주식회사 다층배선의 단차를 완화시키는 방법
JP2827675B2 (ja) * 1992-03-26 1998-11-25 日本電気株式会社 半導体記憶装置
KR100213249B1 (ko) * 1996-10-10 1999-08-02 윤종용 반도체 메모리셀의 레이아웃
JP3110328B2 (ja) * 1996-11-19 2000-11-20 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JPH10302468A (ja) * 1997-04-23 1998-11-13 Toshiba Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486558B2 (en) 2000-10-10 2002-11-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a dummy pattern
JP2006252636A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体メモリ
JP2009135223A (ja) * 2007-11-29 2009-06-18 Oki Semiconductor Co Ltd 半導体装置およびその製造方法
US8207611B2 (en) 2007-11-29 2012-06-26 Oki Semiconductor Co., Ltd. Semiconductor device and fabrication method thereof

Also Published As

Publication number Publication date
JP3575988B2 (ja) 2004-10-13
US6128209A (en) 2000-10-03

Similar Documents

Publication Publication Date Title
JP3575988B2 (ja) 半導体記憶装置
US9985038B2 (en) Semiconductor integrated circuit device
US6005296A (en) Layout for SRAM structure
US5323049A (en) Semiconductor device with an interconnection layer on surface having a step portion
KR100333202B1 (ko) 반도체 장치
KR100213249B1 (ko) 반도체 메모리셀의 레이아웃
JPH07169856A (ja) 半導体装置
EP0471535B1 (en) Semiconductor memory device
KR100377082B1 (ko) 반도체 장치
KR100257066B1 (ko) 에스램(sram)셀의 구조 및 이의 제조방법
JP2723700B2 (ja) 半導体記憶装置
JPH11265891A (ja) 半導体装置
KR100228351B1 (ko) 반도체 메모리소자 및 그 제조방법
KR100476397B1 (ko) 폴디드 비트라인 구조를 갖는 에프램 셀
JP2016021590A (ja) 半導体記憶装置
JP3093674B2 (ja) 半導体装置
KR20090098291A (ko) 반도체 소자 및 그 제조 방법
JPH06260608A (ja) 半導体記憶装置
JP2002328458A (ja) 半導体記憶装置
JPH06224393A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040706

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080716

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080716

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090716

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090716

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100716

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100716

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100716

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110716

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120716

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120716

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120716

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130716

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees