JPH06224393A

JPH06224393A - 半導体記憶装置

Info

Publication number: JPH06224393A
Application number: JP5011961A
Authority: JP
Inventors: Hiroshi Kashimoto; 浩栢本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1993-01-27
Filing date: 1993-01-27
Publication date: 1994-08-12

Abstract

(57)【要約】【構成】３層目以降のポリシリコン層で構成された多結
晶薄膜トランジスタを用いたメモリセルにおいて、この
多結晶薄膜トランジスタと基板上のトランジスタの接続
を、一旦、２層目のポリシリコン層を介して接続を行な
う。【効果】基板上のトランジスタのレイアウトに左右され
ることなく、最適な多結晶薄膜トランジスタのレイアウ
トを実現することが可能である。また、一対の多結晶薄
膜トランジスタのレイアウトを、全く同一にすることが
できるとともに、マスクのズレといった製造バラツキに
も強い安定した能力の多結晶薄膜トランジスタを実現で
き、このことにより、ノイズ等にも強い高信頼性の半導
体記憶装置を提供することが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセル内のレイアウトに関するものであ
る。

【０００２】

【従来の技術】図５に、ＳＲＡＭのメモリセルの回路図
を示し、さらに、図３・４には、１９９１年度のＩｎｔ
ｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ（ＩＥＥＥ）論文番
号ＷＰＭ３．１に発表された、多結晶薄膜トランジスタ
を用いた従来のＳＲＡＭのメモリセルのパターン図の一
例を示す。ただし、説明を簡略化するため、図３では、
拡散領域２００（実線で示す）と、１層目のポリシリコ
ン層であるＮＧ１・ＮＧ２・ＷＬ（一点鎖線で示す）
と、２層目のポリシリコン層であるＶＳＳ（破線で示
す）と、前記ＶＳＳと拡散領域２００とを接続するため
の第１のコンタクトホ−ル１００（右上がりの実線で示
す）のレイアウトパターンだけを示している。また、図
４では、前記２層目のポリシリコン層であるＶＳＳ（破
線で示す）と、３層目のポリシリコン層であるＰＧ１・
ＰＧ２（一点鎖線で示す）と、４層目のポリシリコン層
であるＶＤＤ（実線で示す）と、３層目のポリシリコン
層と１層目のポリシリコン層（あるいは拡散領域２０
０）とを接続するための第２のコンタクトホ−ル１０１
（左上がりの実線で示す）と、４層目のポリシリコン層
と３層目のポリシリコン層とを接続するための第３のコ
ンタクトホ−ル１０２（右上がりの実線で示す）と、第
１の金属配線層（図示せず）と拡散領域２００とを接続
するための第４のコンタクトホ−ル１０３（Ｘ印で示
す）のレイアウトパターンだけを示している。

【０００３】まず、図３において、ＮＧ１は図５中のＮ
チャネルドライブトランジスタＮ３（あるいはＮ４）の
ゲ−ト電極を構成しており、さらに、ＮＧ２は図５内の
ＮチャネルドライブトランジスタＮ４（あるいはＮ３）
のゲ−ト電極を構成している。また、ＷＬは図５中のＮ
チャネルトランスファトランジスタＮ１・Ｎ２のゲ−ト
電極を構成すると共にメモリセルのワ−ド線を構成して
いる。さらに、ＶＳＳはメモリセル内に接地電位を供給
するための電源配線を構成しており、前記第１のコンタ
クトホ−ル１００によって拡散領域２００に接続されて
いる。

【０００４】また、図４において、ＶＳＳは図３と同
様、メモリセル内に接地電位を供給するための電源配線
を構成している。また、ＰＧ１は図５中のＰチャネル多
結晶薄膜ドライブトランジスタＰ１（あるいはＰ２）の
ゲ−ト電極を構成しており、さらに、ＰＧ２は図５内の
Ｐチャネル多結晶薄膜ドライブトランジスタＰ２（ある
いはＰ１）のゲ−ト電極を構成している。さらに、ＶＤ
Ｄはメモリセル内に電源電位を供給するための電源配線
を構成するとともに、前記Ｐチャネル多結晶薄膜ドライ
ブトランジスタＰ１・Ｐ２のチャネル部分を構成してい
る。また、コンタクトホ−ル１０１・１０２は図５中の
メモリセル内の記憶ノ−ドと、ドライブトランジスタＰ
１・Ｐ２・Ｎ３・Ｎ４のゲ−トの接続を行なっている。
さらに、コンタクトホ−ル１０３は図示はしていない
が、ＷＬに直角に交差する方向に延在するビット線（図
５中のＢＬ１・ＢＬ２）とトランスファトランジスタＮ
１・Ｎ２のドレインとを接続している。

【０００５】

【発明が解決しようとする課題】このような、図３・４
に示す従来のレイアウトを行った場合、以下のような問
題点が考えられる。ＳＲＡＭのメモリセルでは、セル内
のデ−タを安定に保持するために１対のトランジスタＮ
３とＮ４、あるいは、Ｐ１とＰ２のトランジスタ能力を
できる限り同一の特性に設定する必要がある。しかし、
図４に示したメモリセルのレイアウトでは、メモリセル
内の一対の多結晶薄膜トランジスタＰ１とＰ２のトラン
ジスタの形状が異なっており、特に、ＰＧ２側の多結晶
薄膜トランジスタでは、チャネル内のゲ−ト電極の一部
分が欠けた構造になっている。また、製造工程において
３層目のポリシリコン層と４層目のポリシリコン層が横
方向にずれてしまった場合には、一対の多結晶薄膜トラ
ンジスタＰ１とＰ２のトランジスタの形状はさらに違い
が大きくなってしまう。また、多結晶薄膜トランジスタ
のゲ−ト電極である３層目のポリシリコン層だけを介し
て多結晶薄膜トランジスタＰ１・Ｐ２のドレインとＮチ
ャネルトランジスタＮ３・Ｎ４のドレインを接続してい
るため、どうしてもコンタクトホ−ル１０１の形成位置
が１層目のポリシリコンのレイアウトによって制限され
る。このことは、言い換えると、３層目のポリシリコン
のレイアウトが１層目のポリシリコンのレイアウトによ
って左右されることになり、しいては、多結晶薄膜トラ
ンジスタの形状が１層目のポリシリコンのレイアウトに
よって左右されることを示している。したがって、メモ
リセルの特性に最適になるような、多結晶薄膜トランジ
スタのレイアウトを自由に設計できなくなり図３・４に
示すような形状の異なる多結晶薄膜トランジスタのレイ
アウトにならざるを得なくなる。このような、アンバラ
ンスなレイアウトのメモリセルでは、記憶するデ−タに
反転し易やすいデ−タが存在してしまい、ノイズ等によ
りデ−タが破壊され易くなってしまう。また、前述のよ
うに、製造工程中の製造ばらつきに対しても影響を受け
易く、不安定な信頼性の半導体記憶装置を供給すること
になる。

【０００６】本発明は、このような問題点を解決するも
のであり、その目的とするところは、メモリセル内のそ
れぞれのトランジスタ素子を最適に設定できる、自由度
の高いレイアウトを実現することによって、高信頼性で
なおかつ製造ばらつきにも強い安定した半導体記憶装置
を提供するところにある。

【０００７】

【課題を解決するための手段】上記目的は、少なくとも
１つ以上のメモリセルを有し、前記メモリセルが、メモ
リセルを選択するために設けられたワード線と、前記選
択されたメモリセルに対して情報を書き込み又は前記選
択されたメモリセル内の情報を読み出すための一対の第
１および第２のビット線を備え、前記メモリセルは、相
補的な情報を記憶する第１および第２の記憶ノードと、
第１の電源電位と前記第１の記憶ノードとの間に結合さ
れる第１の負荷素子と、前記第１の電源電位と前記第２
の記憶ノードとの間に結合される第２の負荷素子と、前
記第１の記憶ノードと接地電位との間に結合され、かつ
前記第２の記憶ノードに接続される制御端子を有する情
報記憶用の第１のトランジスタ素子と、前記第２の記憶
ノードと接地電位との間に結合され、かつ前記第１の記
憶ノードに接続される制御端子を有する情報記憶用の第
２のトランジスタ素子と、前記第１のビット線と前記第
１の記憶ノードとの間に結合され、かつ前記ワ−ド線に
接続される制御端子を有するアクセス用の第３のトラン
ジスタ素子と、前記第２のビット線と前記第２の記憶ノ
ードとの間に結合され、かつ前記ワード線に接続される
制御端子を有するアクセス用の第４のトランジスタ素子
で構成された半導体記憶装置において、前記第１・第２
のトランジスタ素子は、ウェハ基板内の拡散領域と第１
層目の金属配線層によって構成され、前記第１・第２の
負荷素子は、第３層目の金属配線層がゲ−ト電極で、第
４層目の金属配線層がチャネル領域である多結晶薄膜ト
ランジスタで構成され、前記第１・第２の負荷素子のう
ち、少なくともいずれか一方の負荷素子の第３層目の金
属配線層が、第２層目の金属配線層に接続され、さら
に、前記第２層目の金属配線層が、前記第１層目の金属
配線層に接続することにより達成できる。

【０００８】

【作用】本発明の上記構成によれば、２層目のポリシリ
コン層を配線として使用することにより、図１・２のメ
モリセルのように、１層目のポリシリコン層のレイアウ
トに左右されることなく、多結晶薄膜トランジスタのレ
イアウトを最適な形に設計することが可能となる。

【０００９】

【実施例】図５に、ＳＲＡＭのメモリセルの回路図を示
し、さらに、図１・２に多結晶薄膜トランジスタを用い
た本発明のＳＲＡＭのメモリセルのパターン図の一例を
示す。ただし、説明を簡略化するため、図１では、拡散
領域２００（実線で示す）と、１層目のポリシリコン層
であるＮＧ１・ＮＧ２・ＷＬ（一点鎖線で示す）と、２
層目のポリシリコン層であるＶＳＳ・３００・３０１・
３０２（破線で示す）と、前記２層目のポリシリコン層
と拡散領域２００、あるいは、２層目のポリシリコン層
と１層目のポリシリコン層とを接続するための第１のコ
ンタクトホ−ル１００（右上がりの実線で示す）のレイ
アウトパターンだけを示している。また、図２では、前
記２層目のポリシリコン層であるＶＳＳ・３００・３０
１・３０２（破線で示す）と、３層目のポリシリコン層
であるＰＧ１・ＰＧ２（一点鎖線で示す）と、４層目の
ポリシリコン層であるＶＤＤ（実線で示す）と、３層目
のポリシリコン層と２層目のポリシリコン層とを接続す
るための第２のコンタクトホ−ル１０１（左上がりの実
線で示す）と、４層目のポリシリコン層と３層目のポリ
シリコン層とを接続するための第３のコンタクトホ−ル
１０２（右上がりの実線で示す）と、第１の金属配線層
（図示せず）と２層目のポリシリコン層とを接続するた
めの第４のコンタクトホ−ル１０３（Ｘ印で示す）のレ
イアウトパターンだけを示している。

【００１０】まず、図１において、ＮＧ１は図５中のＮ
チャネルドライブトランジスタＮ３（あるいはＮ４）の
ゲ−ト電極を構成しており、さらに、ＮＧ２は図５内の
ＮチャネルドライブトランジスタＮ４（あるいはＮ３）
のゲ−ト電極を構成している。また、ＷＬは図５中のＮ
チャネルトランスファトランジスタＮ１・Ｎ２のゲ−ト
電極を構成すると共にメモリセルのワ−ド線を構成して
いる。さらに、ＶＳＳはメモリセル内に接地電位を供給
するための電源配線を構成しており、前記第１のコンタ
クトホ−ル１００によって拡散領域２００に接続されて
いる。また、３００・３０１は、３層目のポリシリコン
層と拡散領域２００、あるいは、３層目のポリシリコン
層と１層目のポリシリコン層とを接続するために設けら
れた２層目のポリシリコン層の配線である。さらに、３
０２は、第１の金属配線層（図示せず）と拡散領域２０
０とを接続するために設けられた２層目のポリシリコン
層の配線である。

【００１１】また、図２において、ＶＳＳは図１と同
様、メモリセル内に接地電位を供給するための電源配線
を構成しており、３００・３０１は、３層目のポリシリ
コン層と拡散領域２００、あるいは、３層目のポリシリ
コン層と１層目のポリシリコン層とを接続するために設
けられた２層目のポリシリコン層の配線である。さら
に、３０２は、第１の金属配線層（図示せず）と拡散領
域２００とを接続するために設けられた２層目のポリシ
リコン層の配線である。また、ＰＧ１は図５中のＰチャ
ネル多結晶薄膜ドライブトランジスタＰ１（あるいはＰ
２）のゲ−ト電極を構成しており、さらに、ＰＧ２は図
５内のＰチャネル多結晶薄膜ドライブトランジスタＰ２
（あるいはＰ１）のゲ−ト電極を構成している。さら
に、ＶＤＤはメモリセル内に電源電位を供給するための
電源配線を構成するとともに、前記Ｐチャネル多結晶薄
膜ドライブトランジスタＰ１・Ｐ２のチャネル部分を構
成している。また、コンタクトホ−ル１０１・１０２は
図５中のメモリセル内の記憶ノ−ドと、ドライブトラン
ジスタＰ１・Ｐ２・Ｎ３・Ｎ４のゲ−トの接続を行なっ
ている。さらに、コンタクトホ−ル１０３は図示はして
いないが、ＷＬに直角に交差する方向に延在するビット
線（図５中のＢＬ１・ＢＬ２）とトランスファトランジ
スタＮ１・Ｎ２のドレインとを接続している。

【００１２】このような本発明のメモリセルのレイアウ
トのように、３層目のポリシリコン層と拡散領域２０
０、あるいは、３層目のポリシリコン層と１層目のポリ
シリコン層との接続を、２層目のポリシリコン層の配線
を介して行なうことにより、１層目のポリシリコンのレ
イアウトにに左右されることなく３層目のポリシリコン
層をレイアウトする事が可能である。したがって、図１
・２に示すように、従来では不可能であったＮチャネル
トランジスタＮ３・Ｎ４が形成されている領域の真上に
多結晶薄膜トランジスタＰ１（あるいはＰ２）のドレイ
ンを形成することが可能となり、設計自由度の高いメモ
リセルのレイアウトを実現できる。また、図２に示すよ
うに、２層目のポリシリコン層３００をワ−ド線に対し
て直角方向（ビット線方向）に延在させ、さらに、一対
の多結晶薄膜トランジスタＰ１のチャネル領域をワ−ド
線方向に延長した領域と、多結晶薄膜トランジスタＰ２
のチャネル領域をワ−ド線方向に延長した領域とが、完
全に分離されたレイアウトを施すことにより、メモリセ
ルエリアを最大限に有効に活用しながら、かつ、一対の
多結晶薄膜トランジスタＰ１・Ｐ２を全く同一の形状、
全く同一の特性に設計することができ、さらに、マスク
ズレ等の製造工程でのバラツキに対しても強い高信頼性
の半導体記憶装置を提供することも可能となる。また、
図４の様に、多結晶薄膜トランジスタのチャネル内のゲ
−ト電極の一部分が欠けた構造になることもなく、さら
に、図２と図４とを比較してわかるように、メモリセル
面積を増加することなく、多結晶薄膜トランジスタのサ
イズを大きくすることが可能であり、高信頼性の多結晶
薄膜トランジスタを提供することも可能となる。。ま
た、３層目のポリシリコン層ＰＧ１・ＰＧ２のゲ−ト幅
も大きく設定することが可能なため、図２に示すよう
に、４層目のポリシリコン層と３層目のポリシリコン層
のオ−バ−ラップ部分の面積も大きく取れ、マスクズレ
に対しても強い高信頼性の半導体記憶装置を提供するこ
とも可能となる。

【００１３】これまで述べてきたメモリセルのレイアウ
トの説明では、１層目と２層目の配線層がポリシリコン
で形成されていることを前提に述べてきたが、これは本
説明の内容に限定されることはなく、たとえば、高融点
金属を用いたポリサイド構造の配線層といった別の応用
例に対しても同様の効果が得られることは言うまでもな
い。また、多結晶薄膜トランジスタの構造についても３
層目のポリシリコンをゲ−ト電極に、４層目のポリシリ
コンをチャネル領域に設定した場合について述べてきた
が、これも本説明に限定されることはなく、たとえば、
４層目のポリシリコンをゲ−ト電極に、３層目のポリシ
リコンをチャネル領域に設定した場合や、さらにもう１
層のポリシリコン層を用いて、３・５層目のポリシリコ
ンをゲ−ト電極に、４層目のポリシリコンをチャネル領
域に設定した場合といった、いろいろな応用例について
も同様の効果が得られることは言うまでもない。また、
拡散領域と、１層目の配線層領域のレイアウトに関して
も実施例に限定されることはなく、種種のレイアウトに
対して応用できることは明らかである。

【００１４】

【発明の効果】以上述べてきたように、３層目のポリシ
リコン層と拡散領域２００、あるいは、３層目のポリシ
リコン層と１層目のポリシリコン層との接続を、２層目
のポリシリコン層の配線を介して行なうことにより、１
層目のポリシリコンのレイアウトにに左右されることな
く３層目のポリシリコン層をレイアウトする事が可能で
ある。したがって、図１・２に示すように、従来では不
可能であったＮチャネルトランジスタＮ３・Ｎ４が形成
されている領域の真上に多結晶薄膜トランジスタＰ１
（あるいはＰ２）のドレインを形成することが可能とな
り、設計自由度の高いメモリセルのレイアウトを実現で
きる。また、図２に示すように、２層目のポリシリコン
層３００をワ−ド線に対して直角方向（ビット線方向）
に延在させ、さらに、一対の多結晶薄膜トランジスタＰ
１のチャネル領域をワ−ド線方向に延長した領域と、多
結晶薄膜トランジスタＰ２のチャネル領域をワ−ド線方
向に延長した領域とが、完全に分離されたレイアウトを
施すことにより、メモリセルエリアを最大限に有効に活
用しながら、かつ、一対の多結晶薄膜トランジスタＰ１
・Ｐ２を全く同一の形状、全く同一の特性に設計するこ
とができ、さらに、マスクズレ等の製造工程でのバラツ
キに対しても強い高信頼性の半導体記憶装置を提供する
ことも可能となる。また、図４の様に、多結晶薄膜トラ
ンジスタのチャネル内のゲ−ト電極の一部分が欠けた構
造になることもなく、さらに、図２と図４とを比較して
わかるように、メモリセル面積を増加することなく、多
結晶薄膜トランジスタのサイズを大きくすることが可能
であり、高信頼性の多結晶薄膜トランジスタを提供する
ことも可能となる。。また、３層目のポリシリコン層Ｐ
Ｇ１・ＰＧ２のゲ−ト幅も大きく設定することが可能な
ため、図２に示すように、４層目のポリシリコン層と３
層目のポリシリコン層のオ−バ−ラップ部分の面積も大
きく取れ、マスクズレに対しても強い高信頼性の半導体
記憶装置を提供することも可能となる。

【図面の簡単な説明】

【図１】本発明のメモリセルのレイアウトの一実施例を
示す図。

【図２】本発明のメモリセルのレイアウトの一実施例を
示す図。

【図３】従来のメモリセルのレイアウトの一実施例を示
す図。

【図４】従来のメモリセルのレイアウトの一実施例を示
す図。

【図５】メモリセルの回路構成を示す図。

【符号の説明】ＶＤＤ・・・電源電圧配線及び４層目の金属配線ＶＳＳ・・・接地電源配線及び２層目の金属配線ＷＬ・・・ワード線ＮＧ１，ＮＧ２・・・１層目の金属配線ＰＧ１，ＰＧ２・・・３層目の金属配線ＢＬ１，ＢＬ２・・・ビット線Ｎ１，Ｎ２・・・トランスファトランジスタＮ３，Ｎ４・・・ドライブトランジスタＰ１，Ｐ２・・・負荷用多結晶薄膜トランジスタ１００，１０１，１０２，１０３・・・コンタクトホ−
ル２００・・・メモリセルの拡散領域３００，３０１，３０２・・・２層目の金属配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つ以上のメモリセルを有し、
前記メモリセルが、メモリセルを選択するために設けら
れたワード線と、前記選択されたメモリセルに対して情
報を書き込み又は前記選択されたメモリセル内の情報を
読み出すための一対の第１および第２のビット線を備
え、前記メモリセルは、相補的な情報を記憶する第１お
よび第２の記憶ノードと、第１の電源電位と前記第１の
記憶ノードとの間に結合される第１の負荷素子と、前記
第１の電源電位と前記第２の記憶ノードとの間に結合さ
れる第２の負荷素子と、前記第１の記憶ノードと接地電
位との間に結合され、かつ前記第２の記憶ノードに接続
される制御端子を有する情報記憶用の第１のトランジス
タ素子と、前記第２の記憶ノードと接地電位との間に結
合され、かつ前記第１の記憶ノードに接続される制御端
子を有する情報記憶用の第２のトランジスタ素子と、前
記第１のビット線と前記第１の記憶ノードとの間に結合
され、かつ前記ワ−ド線に接続される制御端子を有する
アクセス用の第３のトランジスタ素子と、前記第２のビ
ット線と前記第２の記憶ノードとの間に結合され、かつ
前記ワード線に接続される制御端子を有するアクセス用
の第４のトランジスタ素子で構成された半導体記憶装置
において、前記第１・第２のトランジスタ素子は、ウェ
ハ基板内の拡散領域と第１層目の金属配線層によって構
成され、前記第１・第２の負荷素子は、第３層目の金属
配線層がゲ−ト電極で、第４層目の金属配線層がチャネ
ル領域である多結晶薄膜トランジスタで構成され、前記
第１・第２の負荷素子のうち、少なくともいずれか一方
の負荷素子の第３層目の金属配線層が、第２層目の金属
配線層に接続され、さらに、前記第２層目の金属配線層
が、前記第１層目の金属配線層に接続されていることを
特徴とする半導体記憶装置。
【請求項２】少なくとも１つ以上のメモリセルを有し、
前記メモリセルが、メモリセルを選択するために設けら
れたワード線と、前記選択されたメモリセルに対して情
報を書き込み又は前記選択されたメモリセル内の情報を
読み出すための一対の第１および第２のビット線を備
え、前記メモリセルは、相補的な情報を記憶する第１お
よび第２の記憶ノードと、第１の電源電位と前記第１の
記憶ノードとの間に結合される第１の負荷素子と、前記
第１の電源電位と前記第２の記憶ノードとの間に結合さ
れる第２の負荷素子と、前記第１の記憶ノードと接地電
位との間に結合され、かつ前記第２の記憶ノードに接続
される制御端子を有する情報記憶用の第１のトランジス
タ素子と、前記第２の記憶ノードと接地電位との間に結
合され、かつ前記第１の記憶ノードに接続される制御端
子を有する情報記憶用の第２のトランジスタ素子と、前
記第１のビット線と前記第１の記憶ノードとの間に結合
され、かつ前記ワ−ド線に接続される制御端子を有する
アクセス用の第３のトランジスタ素子と、前記第２のビ
ット線と前記第２の記憶ノードとの間に結合され、かつ
前記ワード線に接続される制御端子を有するアクセス用
の第４のトランジスタ素子で構成された半導体記憶装置
において、前記第１・第２のトランジスタ素子は、ウェ
ハ基板内の拡散領域と第１層目の金属配線層によって構
成され、前記第１・第２の負荷素子は、第３層目の金属
配線層がゲ−ト電極で、第４層目の金属配線層がチャネ
ル領域である多結晶薄膜トランジスタで構成され、前記
第１・第２の負荷素子のうち、少なくともいずれか一方
の負荷素子の第３層目の金属配線層が、第１のコンタク
トホ−ルにより第２層目の金属配線層に接続され、さら
に前記第２層目の金属配線層が第２のコンタクトホ−ル
により第１層目の金属配線層に接続されており、前記第
１のコンタクトホ−ルと第２のコンタクトホ−ルの位置
が、メモリセル内で完全に分離された別の領域に配置さ
れていることを特徴とする半導体記憶装置。
【請求項３】請求項１から請求項２記載の第１・第２の
負荷素子のうち、少なくともいずれか一方の負荷素子に
接続される第２層目の金属配線層が、前記ビット線方向
に延在して配置されていることを特徴とする半導体記憶
装置。
【請求項４】請求項１から請求項３記載の第１・第２の
負荷素子において、第１の負荷素子の第３層目の金属配
線層と第４層目の金属配線層の交差する領域をワ−ド線
方向に延長した第１の領域と、第２の負荷素子の第３層
目の金属配線層と第４層目の金属配線層の交差する領域
をワ−ド線方向に延長した第２の領域とが完全に分離さ
れていることを特徴とする半導体記憶装置。
【請求項５】請求項１から請求項４記載の第１・第２の
負荷素子が、第４層目の金属配線層がゲ−ト電極で、第
３層目の金属配線層がチャネル領域である多結晶薄膜ト
ランジスタで構成され、前記第１・第２の負荷素子のう
ち、少なくともいずれか一方の負荷素子の第３層目の金
属配線層が、第２層目の金属配線層に接続され、さら
に、前記第２層目の金属配線層が、前記第１層目の金属
配線層に接続されていることを特徴とする半導体記憶装
置。
【請求項６】請求項１から請求項４記載の第１・第２の
負荷素子が、第３層目と第５層目の金属配線層がゲ−ト
電極で、第４層目の金属配線層がチャネル領域である多
結晶薄膜トランジスタで構成され、前記第１・第２の負
荷素子のうち、少なくともいずれか一方の負荷素子の第
３層目の金属配線層が、第２層目の金属配線層に接続さ
れ、さらに、前記第２層目の金属配線層が、前記第１層
目の金属配線層に接続されていることを特徴とする半導
体記憶装置。