JPS6240766A - 半導体読出し専用メモリ - Google Patents
半導体読出し専用メモリInfo
- Publication number
- JPS6240766A JPS6240766A JP60180887A JP18088785A JPS6240766A JP S6240766 A JPS6240766 A JP S6240766A JP 60180887 A JP60180887 A JP 60180887A JP 18088785 A JP18088785 A JP 18088785A JP S6240766 A JPS6240766 A JP S6240766A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- transistors
- memory cell
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ ）ランジスタをメモリセルとして有す
る半導体読出し専用メモリ、所ａＨＱｓ ｌｌ０Ｍに関
するものである。
る半導体読出し専用メモリ、所ａＨＱｓ ｌｌ０Ｍに関
するものである。
ＭＯＳ ＲＯＭにはＮｏ＋？型とＮＡＮＤ型とがある。
Ｎｏｔｒ型はトランジスタのＯＮ抵抗が小さく、負荷容
量が小さいのでアクセスが速いという長所を有する反面
、各メモリセルごとにコンタクト及び接地を必要とする
から集積度が低いという短所を有する。
量が小さいのでアクセスが速いという長所を有する反面
、各メモリセルごとにコンタクト及び接地を必要とする
から集積度が低いという短所を有する。
これに対してＮＡＮＤ型はＮＯＲ型とは逆にトランジス
タのＯＮ抵抗、負荷容量が大きく、従ってアクセスが遅
いという短所を有するが、集積度が高いという長所を有
する。
タのＯＮ抵抗、負荷容量が大きく、従ってアクセスが遅
いという短所を有するが、集積度が高いという長所を有
する。
従って音声合成用のＲＯＭのように読み出しは低速でも
よいが大きな記憶容量を必要とするという要求には主に
ＮＡＮＤ型が用いられる。
よいが大きな記憶容量を必要とするという要求には主に
ＮＡＮＤ型が用いられる。
本発明はこのような大容量、且つ低速動作のＮＡＮＤ型
のＭＯＳ ｌｌ０Ｍに関するものである。
のＭＯＳ ｌｌ０Ｍに関するものである。
第５図は従来のこの種のメモリの一部を示す回路図、第
６図はその平面パターン図、第７図はその断面構造図で
ある。
６図はその平面パターン図、第７図はその断面構造図で
ある。
第５図においてＴ、、Ｔ２．Ｔ３．Ｔ、がメモリセルに
該当するトランジスタであって、トランジスタ７１．Ｔ
３．Ｔ４がエンハンスメント型、Ｔ２がデプレッション
型となっており、エンハンスメント型及びデプレッショ
ン型の別を記憶すべき２値データとしている。これらの
トランジスタＴ１〜Ｔ４は直列的に接続されており、ト
ランジスタＴ１と電源との間にデプレッション型のトラ
ンジスタＴｏが直列的に接続され°（いる。そしてトラ
ンジスタＴ４は接地されている。各ゲートにはワード線
’１＋ Ｉ２＋ １３＋ Ｉ４が接続されている
。
該当するトランジスタであって、トランジスタ７１．Ｔ
３．Ｔ４がエンハンスメント型、Ｔ２がデプレッション
型となっており、エンハンスメント型及びデプレッショ
ン型の別を記憶すべき２値データとしている。これらの
トランジスタＴ１〜Ｔ４は直列的に接続されており、ト
ランジスタＴ１と電源との間にデプレッション型のトラ
ンジスタＴｏが直列的に接続され°（いる。そしてトラ
ンジスタＴ４は接地されている。各ゲートにはワード線
’１＋ Ｉ２＋ １３＋ Ｉ４が接続されている
。
而して読出しに際して選択されたワード線は“Ｏ″レベ
ルなり、非選択のワード線は“工”レベルとなる。いま
ワード線Ｉ２が選択された場合、トランジスタＴ２はデ
プレッション型のトランジスタであるので、該ワード線
■２が“０″。
ルなり、非選択のワード線は“工”レベルとなる。いま
ワード線Ｉ２が選択された場合、トランジスタＴ２はデ
プレッション型のトランジスタであるので、該ワード線
■２が“０″。
“Ｉ”であると否とに拘わらずトランジスタＴ２はオン
となる。トランジスタＴ、、 Ｔ３． Ｔ、はワード
線ＩＩ、Ｉ３．Ｉ４が“１″であるがらオンしており、
読出しラインＢ、はｕＯ”レベルトなる。
となる。トランジスタＴ、、 Ｔ３． Ｔ、はワード
線ＩＩ、Ｉ３．Ｉ４が“１″であるがらオンしており、
読出しラインＢ、はｕＯ”レベルトなる。
これに対してワード線１１＋ Ｉ３．ｒ、のいずれか
が選択された場合はトランジスタＴ、、’ｒ３゜Ｔ４が
エンハンスメント型であるので夫々オフとなるから読出
しラインＢ１は“１”レベルとなる。
が選択された場合はトランジスタＴ、、’ｒ３゜Ｔ４が
エンハンスメント型であるので夫々オフとなるから読出
しラインＢ１は“１”レベルとなる。
以上のようにデプレッション型のトランジスタが＠０″
、エンハンスメント型の１−ランジスタが１１″となっ
”（いるのである。
、エンハンスメント型の１−ランジスタが１１″となっ
”（いるのである。
このような２値データの固定は第７図に示すように各メ
モリセルにアクセプタ原子へを打込んでエンハンスメン
ト型とし、ドナー原子りを打込んでデブし・ソシコン型
とする。これらの原子の打込みには各別のマスクが使用
される。
モリセルにアクセプタ原子へを打込んでエンハンスメン
ト型とし、ドナー原子りを打込んでデブし・ソシコン型
とする。これらの原子の打込みには各別のマスクが使用
される。
従って製造プロセスのかなり初期の段階でデータの固定
を行うごとになるからターンアラウンド時間が長い。
を行うごとになるからターンアラウンド時間が長い。
この問題を解決する方法の一つとして、予め全メモリセ
ルトランジスタをエンハンスメント型（又はデプレッシ
ョン型）とすべくイオン注入を行っておき、Ｓｉ３Ｎ４
膜等で表面を保護し終えた後に所要のメモリセルトラン
ジスタの上の保護膜を除き、高エネルギーにてそのトラ
ンジスタをデプレッション型（エンハンスメント型）と
ずべくドナー原子（アクセプタ原子）を打込む方法が提
案されている（日経エレクトロニクス １９７８年８月
、７日号 第１１８ページ）。
ルトランジスタをエンハンスメント型（又はデプレッシ
ョン型）とすべくイオン注入を行っておき、Ｓｉ３Ｎ４
膜等で表面を保護し終えた後に所要のメモリセルトラン
ジスタの上の保護膜を除き、高エネルギーにてそのトラ
ンジスタをデプレッション型（エンハンスメント型）と
ずべくドナー原子（アクセプタ原子）を打込む方法が提
案されている（日経エレクトロニクス １９７８年８月
、７日号 第１１８ページ）。
しかしながらこの方法による場合は１５０〜２００ｋｅ
Ｖという非常に大きな注入圧が必要であり、高度の注入
設備を要求される。
Ｖという非常に大きな注入圧が必要であり、高度の注入
設備を要求される。
本発明は斯かる従来技術の問題点を解決すべくなされた
ものであり、全メモリセルをエンハンスメント型のトラ
ンジスタとして構成しておき、従来であれば高エネルギ
ーによるドナー原子打込にてデプレッション型とするメ
モリセルのトランジスタのドレイン・ソース間を配線に
て接続し、この接続の有無を２値データとすることによ
ってターンアラウンド時間を短くし、またデータ固定の
だめの大きな注入圧でのドナー原子の打込の工程を要し
ない半導体読出し専用メモリを提供することを目的とす
る。
ものであり、全メモリセルをエンハンスメント型のトラ
ンジスタとして構成しておき、従来であれば高エネルギ
ーによるドナー原子打込にてデプレッション型とするメ
モリセルのトランジスタのドレイン・ソース間を配線に
て接続し、この接続の有無を２値データとすることによ
ってターンアラウンド時間を短くし、またデータ固定の
だめの大きな注入圧でのドナー原子の打込の工程を要し
ない半導体読出し専用メモリを提供することを目的とす
る。
本発明に係る半導体読出し専用メモリは、ＭＯＳトラン
ジスタをメモリセルとして有する半導体読出し専用メモ
リにおいて、総てのメモリセルのトランジスタをエンハ
ンスメント型としてあり、一部のメモリセルのトランジ
スタのソース・ドレインを接続してあり、この接続の有
無を２値データとしてあることを特徴とする。
ジスタをメモリセルとして有する半導体読出し専用メモ
リにおいて、総てのメモリセルのトランジスタをエンハ
ンスメント型としてあり、一部のメモリセルのトランジ
スタのソース・ドレインを接続してあり、この接続の有
無を２値データとしてあることを特徴とする。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第１図は本発明のメモリの一部を示す回路図、第２図は
その平面パターン図、第３図はその製造過程における断
面構造図、第４図は完成状態における断面構造図である
。
その平面パターン図、第３図はその製造過程における断
面構造図、第４図は完成状態における断面構造図である
。
第１図に示すようにメモリセルとなるトランジスタＱ、
、Ｑ２．Ｑ、、Ｑ４が直列的に接続されており、トラン
ジスタＱ１はデプレッション型のトランジスタＱｏを介
して電源に連なり、トランジスタＱ４は接地されている
。トランジスタＱ１゜Ｑ２．Ｑ３．Ｑ４はいずれもエン
ハンスメント型であり、トランジスタＱ２はドレイン、
つまりトランジスタＱｌ側のノードＮ１と、ソースつま
りトランジスタＱ３側のノードＮ３とを抵抗Ｒ１の導体
で接続した状態としである。
、Ｑ２．Ｑ、、Ｑ４が直列的に接続されており、トラン
ジスタＱ１はデプレッション型のトランジスタＱｏを介
して電源に連なり、トランジスタＱ４は接地されている
。トランジスタＱ１゜Ｑ２．Ｑ３．Ｑ４はいずれもエン
ハンスメント型であり、トランジスタＱ２はドレイン、
つまりトランジスタＱｌ側のノードＮ１と、ソースつま
りトランジスタＱ３側のノードＮ３とを抵抗Ｒ１の導体
で接続した状態としである。
１１．１２＋ ｒ３，１４は夫々トランジスタＴ１１
Ｔ２ 、Ｔ３ ＋ Ｔ４のゲートに連なるワード線を、
またＢ１は読出しラインを示している。
Ｔ２ 、Ｔ３ ＋ Ｔ４のゲートに連なるワード線を、
またＢ１は読出しラインを示している。
第２〜４図は以上のトランジスタＱ１．Ｑ２゜Ｑ、、Ｑ
４の部分を示し、基板ｌ上に形成したＮ＋拡散層２．２
・・・間の領域３，３・・・にゲート絶縁膜４を形成し
たあと所要のパターン形成したフォトレジスト５を用い
てアクセプタ原子Ａを注入する。
４の部分を示し、基板ｌ上に形成したＮ＋拡散層２．２
・・・間の領域３，３・・・にゲート絶縁膜４を形成し
たあと所要のパターン形成したフォトレジスト５を用い
てアクセプタ原子Ａを注入する。
然る後フォトリソグラフィにてゲート絶縁１５！４のパ
ターンを形成し、多結晶Ｓｔにてゲート電極又はワード
線となる層６を形成し、その上層をＳ＋０２等の絶縁膜
ＩＯにて被い、この絶縁膜１０に各メモリセルのトラン
ジスタのソース、ドレインを形ｒ１２スるＮ４拡散ｊｊ
２．２・・・に達する孔を穿っておく。
ターンを形成し、多結晶Ｓｔにてゲート電極又はワード
線となる層６を形成し、その上層をＳ＋０２等の絶縁膜
ＩＯにて被い、この絶縁膜１０に各メモリセルのトラン
ジスタのソース、ドレインを形ｒ１２スるＮ４拡散ｊｊ
２．２・・・に達する孔を穿っておく。
そして従来法によればデプレッション型トランジスタと
すべきであったトランジスタ（例えはＱ２）のゲート金
属層６を跨ぐようにして当該トランジスタのソース、ド
レインとなるＮ十数散層２間を多結晶Ｓｉ層７にて接続
する。そしてその上層を絶縁膜８で覆い、その上層に所
要の配線層９を形成する。
すべきであったトランジスタ（例えはＱ２）のゲート金
属層６を跨ぐようにして当該トランジスタのソース、ド
レインとなるＮ十数散層２間を多結晶Ｓｉ層７にて接続
する。そしてその上層を絶縁膜８で覆い、その上層に所
要の配線層９を形成する。
本発明に係るメモリにおいてはノードＮ、、Ｎ。
間が多結晶Ｓｉ層７の抵抗Ｒ１を介して接続されている
から、このメモリセルトランジスタＱ２は、そのワード
線Ｉ２の“ｌ”、“０″に拘わらず常時オンしているの
と同様であり、従って前述の従来のメモリにおけるデプ
レッシッン型のメモリセルトランジスタＴ２と等価であ
ると考えてよい。
から、このメモリセルトランジスタＱ２は、そのワード
線Ｉ２の“ｌ”、“０″に拘わらず常時オンしているの
と同様であり、従って前述の従来のメモリにおけるデプ
レッシッン型のメモリセルトランジスタＴ２と等価であ
ると考えてよい。
他のメモリセルトランジスタＱ、、Ｑ３．Ｑ４はそのワ
ード線が選択されて０″となるとオフするので読出しラ
インＢ１のデータが“１″となることは言うまでもない
。
ード線が選択されて０″となるとオフするので読出しラ
インＢ１のデータが“１″となることは言うまでもない
。
以上の如き本発明のメモリにおいてはデータの固定は２
層目の多結晶Ｓｔ層７の形成時に行われるのでエンハン
スメント型／デプレッション型の別でデータの固定を行
う場合に比してより遅い段階で行われることになる。従
って従来のものに比してターンアラウンド時間が短くな
り、また高度のイオン注入設備を必要としない。
層目の多結晶Ｓｔ層７の形成時に行われるのでエンハン
スメント型／デプレッション型の別でデータの固定を行
う場合に比してより遅い段階で行われることになる。従
って従来のものに比してターンアラウンド時間が短くな
り、また高度のイオン注入設備を必要としない。
なお、２層目の多結晶Ｓｉ層形成の工程が増加し、その
分プロセスが複雑化し、マスク枚数も増加するが、工程
についてみると２層目の多結晶Ｓｉの直ｉｕまで予め進
めておけばよいから、ターンアラウンドの面での問題は
ない。
分プロセスが複雑化し、マスク枚数も増加するが、工程
についてみると２層目の多結晶Ｓｉの直ｉｕまで予め進
めておけばよいから、ターンアラウンドの面での問題は
ない。
またマスク枚数については、データ変更時にも２層目の
多結晶Ｓｔ層基以外マスクの変更を要しないので、使用
マスク枚数において従来のものに比し大差はない。
多結晶Ｓｔ層基以外マスクの変更を要しないので、使用
マスク枚数において従来のものに比し大差はない。
なおデータ固定のためのノード間接続は多結晶Ｓｉに限
らず、Ａ！等他の金属であってもよい。
らず、Ａ！等他の金属であってもよい。
第１図は本発明のメモリの一部を示す回路図、第２図は
その平面パターン図、第３図はその製造過程における断
面構造図、第４図は完成状態における断面構造図、第５
図は従来のメモリの一部を示す回路図、第６図はその平
面パターン図、第７図はその断面構造図である。 １・・・基板 ２・・・Ｎ′°拡散ＦＩ ４・・・ゲー
ト絶縁膜５・・・フォトレジスタ ６，７・・・他結晶
Ｓｉ層Ｑ１＋ Ｑ２ ＋ Ｑ３ ＊ Ｑ４・・・ト
ランジスタ特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１ 図 条２図 八 第３図 第４図 第Ｓ 図 り・ ６ 図 部 ７ 図
その平面パターン図、第３図はその製造過程における断
面構造図、第４図は完成状態における断面構造図、第５
図は従来のメモリの一部を示す回路図、第６図はその平
面パターン図、第７図はその断面構造図である。 １・・・基板 ２・・・Ｎ′°拡散ＦＩ ４・・・ゲー
ト絶縁膜５・・・フォトレジスタ ６，７・・・他結晶
Ｓｉ層Ｑ１＋ Ｑ２ ＋ Ｑ３ ＊ Ｑ４・・・ト
ランジスタ特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１ 図 条２図 八 第３図 第４図 第Ｓ 図 り・ ６ 図 部 ７ 図
Claims (1)
- １、ＭＯＳトランジスタをメモリセルとして有する半導
体読出し専用メモリにおいて、総てのメモリセルのトラ
ンジスタをエンハンスメント型としてあり、一部のメモ
リセルのトランジスタのソース・ドレインを接続してあ
り、この接続の有無を２値データとしてあることを特徴
とする半導体読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180887A JPS6240766A (ja) | 1985-08-17 | 1985-08-17 | 半導体読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180887A JPS6240766A (ja) | 1985-08-17 | 1985-08-17 | 半導体読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240766A true JPS6240766A (ja) | 1987-02-21 |
Family
ID=16091068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180887A Pending JPS6240766A (ja) | 1985-08-17 | 1985-08-17 | 半導体読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240766A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268453U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH03266462A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Micro Electron Kk | 半導体記憶装置 |
| JPH0576058U (ja) * | 1992-03-18 | 1993-10-15 | 新日本無線株式会社 | マスクｒｏｍ |
| JP2009094162A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | マスクｒｏｍ |
-
1985
- 1985-08-17 JP JP60180887A patent/JPS6240766A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268453U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH03266462A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Micro Electron Kk | 半導体記憶装置 |
| JPH0576058U (ja) * | 1992-03-18 | 1993-10-15 | 新日本無線株式会社 | マスクｒｏｍ |
| JP2009094162A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | マスクｒｏｍ |
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