JPS60145594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60145594A JPS60145594A JP59001613A JP161384A JPS60145594A JP S60145594 A JPS60145594 A JP S60145594A JP 59001613 A JP59001613 A JP 59001613A JP 161384 A JP161384 A JP 161384A JP S60145594 A JPS60145594 A JP S60145594A
- Authority
- JP
- Japan
- Prior art keywords
- intersection
- digit lines
- memory device
- digit
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は半導体記憶装置に関する。
(従来技術)
従来、半導体記憶装置には種々の形のものが用いら扛て
いるが、MOS )ランラスタ1個と容量1個で1メモ
リセルを構成するいわゆる1トランジスク型メモリセル
は1ビツト当9の所要面積が小さくて済み、大容量化に
適しているので広く用いらルている。
いるが、MOS )ランラスタ1個と容量1個で1メモ
リセルを構成するいわゆる1トランジスク型メモリセル
は1ビツト当9の所要面積が小さくて済み、大容量化に
適しているので広く用いらルている。
M1図は従来の1トランジスタ型記憶装置の第1の例の
回路図である。
回路図である。
ワード勝Wl−W4とディジット線り工# D l ’
、 D 2との交点にメモリセルMCI、MC2・・・
・・・全配置する。メモリセルMCI、MC2はそnぞ
fiMO8トランジスタQ 8b Qszと容量CSb
C82とから構成さGる。ディジット線DujD l
’との間にセンスアンプ5Alksデイジツト線D2
とD2′との間にセンスアンプSA2 (i7接続する
。ディジット線り、とD1′とは対関係金有してセンス
アンプSA、に差動的に結合さnる。ディジット線D2
とD2′とについても同じである。
、 D 2との交点にメモリセルMCI、MC2・・・
・・・全配置する。メモリセルMCI、MC2はそnぞ
fiMO8トランジスタQ 8b Qszと容量CSb
C82とから構成さGる。ディジット線DujD l
’との間にセンスアンプ5Alksデイジツト線D2
とD2′との間にセンスアンプSA2 (i7接続する
。ディジット線り、とD1′とは対関係金有してセンス
アンプSA、に差動的に結合さnる。ディジット線D2
とD2′とについても同じである。
第2図は第1図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
ディジットiD1. DI’は半導体基板に拡散で形成
さCる。ディジット線に接続し、容量C81a C82
の下部電極11が同じく半導体基板に形成さnる。
さCる。ディジット線に接続し、容量C81a C82
の下部電極11が同じく半導体基板に形成さnる。
絶縁膜で基板表面を覆い、第1の多結晶シリコン層で容
量C81# C8Qの上部電極12を形成する。絶縁膜
を設け、更にその上Ki2の多結晶シリコン層でトラン
ジスタQ ale Q82のゲート13を形成する。こ
の表面を再び絶縁膜で覆う。この絶縁膜に窓をあけた後
、lでワード線W1.W2 を形成し、ゲートとのコン
タクト14を形成する。
量C81# C8Qの上部電極12を形成する。絶縁膜
を設け、更にその上Ki2の多結晶シリコン層でトラン
ジスタQ ale Q82のゲート13を形成する。こ
の表面を再び絶縁膜で覆う。この絶縁膜に窓をあけた後
、lでワード線W1.W2 を形成し、ゲートとのコン
タクト14を形成する。
このような構成にすると、トランジスタQ811Q82
に対するワード線Wl、 Wz のコンタクトはメモリ
セルlピット当、91個づつ要することになる。このこ
とはメモリ容量が大きくなると、コンタクトに要する面
積も大きくなり、無視し得なくなっている。そこで、2
ビツト当りにコンタクトを1個づつ形成することが考え
出さnた。
に対するワード線Wl、 Wz のコンタクトはメモリ
セルlピット当、91個づつ要することになる。このこ
とはメモリ容量が大きくなると、コンタクトに要する面
積も大きくなり、無視し得なくなっている。そこで、2
ビツト当りにコンタクトを1個づつ形成することが考え
出さnた。
第3図は従来の半導体記憶装置の第2の例の回路図であ
る。
る。
第3図において、○印で示し几メモリセルMCI。
MC2はそnぞ341図に?けるトランジスタQB□と
C81s QszとC112から成るメモリセルと同じ
である。前述のよりにメモリセル2個に対してワード線
とのコンタクトを1個にしてコンタクト数を減らしであ
る。
C81s QszとC112から成るメモリセルと同じ
である。前述のよりにメモリセル2個に対してワード線
とのコンタクトを1個にしてコンタクト数を減らしであ
る。
第4図は第3図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
容量081s C82の下部電Ql l、上部電極12
゜トランジスタのゲート13. コンタクト14は第2
図の場曾と同様である。
゜トランジスタのゲート13. コンタクト14は第2
図の場曾と同様である。
このような配置にすると、コンタクト117C対して左
右対称にトランジスタと容量とが配置さ几る。つ−ま9
、トランジスタQ81とQszの同きが互いに逆に配置
さnる。従って、製造時に目合せずflk生じた場8.
同一のセンスアンプに対して電気的特性の不平衡を生じ
、高精度なデータの感知が困難になるという欠点を生ず
る。
右対称にトランジスタと容量とが配置さ几る。つ−ま9
、トランジスタQ81とQszの同きが互いに逆に配置
さnる。従って、製造時に目合せずflk生じた場8.
同一のセンスアンプに対して電気的特性の不平衡を生じ
、高精度なデータの感知が困難になるという欠点を生ず
る。
第5図は従来の半導体記憶装置の第3の例の回路図であ
る。
る。
この記憶装置は、第3図に示した記憶装置の電気的特性
の不平衡を解決するために考え出さnた装置であって、
ディジット線D1とD1′及びD2とD2′をセンスア
ップSA1.8A21C対してぞルぞC交差結合させ、
交差点の両側(この図では上下)に同じ数だけのメモリ
セル(この図ではMCI・MC2とMC3,MC4)
t−配列したものである。この父差結会により目合せず
nによって生ずる電気的特性の不平衡は相殺さルる。し
かしながら、ディジット線の交差に起因する不平衡が生
じやすく、ま友交差部分形成のための面積を余分に必要
とするため、チップ面積を増大させ、高密度集積化を妨
げるという欠点がある。
の不平衡を解決するために考え出さnた装置であって、
ディジット線D1とD1′及びD2とD2′をセンスア
ップSA1.8A21C対してぞルぞC交差結合させ、
交差点の両側(この図では上下)に同じ数だけのメモリ
セル(この図ではMCI・MC2とMC3,MC4)
t−配列したものである。この父差結会により目合せず
nによって生ずる電気的特性の不平衡は相殺さルる。し
かしながら、ディジット線の交差に起因する不平衡が生
じやすく、ま友交差部分形成のための面積を余分に必要
とするため、チップ面積を増大させ、高密度集積化を妨
げるという欠点がある。
(発明の目的)
本発明の目的は、上記欠点全除去し、ワード線とメモリ
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計9、しかも
電気的特性の不平衡ヶなくした半導体記憶装置全提供す
ることにある。
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計9、しかも
電気的特性の不平衡ヶなくした半導体記憶装置全提供す
ることにある。
(発明の構成)
本発明の半導体記憶装置は、同一ワード@に対してディ
ジット線間vc2つのメモリセルを配置し、前記ディジ
ット線の−Sを交差させて該ディジット線にセンスアン
プを接続する半導体記憶装置に?いて、前記ディジット
線の交差部分に前記センスアンプを配置し接続すること
により構成さnる。
ジット線間vc2つのメモリセルを配置し、前記ディジ
ット線の−Sを交差させて該ディジット線にセンスアン
プを接続する半導体記憶装置に?いて、前記ディジット
線の交差部分に前記センスアンプを配置し接続すること
により構成さnる。
(実施例)
次に%本発明の実施例について図面を用いて説明する。
第6図は本発明の一実施例の回路図である。
この実施例は、同一ワード線(例えばWz)VC対して
ディジット線D1.’、 82間に二つのメモリセルM
CI、MC2f配置(ワード線W3に対しても同様に2
つのメモリセルMC3,MC2を配置)シ、ディジット
線り、とD1′及びL)2とD 2 /の一部分をそn
ぞ庇交差させ、交差部分にそ扛ぞれセンスアングSA工
、SA2’に接続することにより構成さルる。
ディジット線D1.’、 82間に二つのメモリセルM
CI、MC2f配置(ワード線W3に対しても同様に2
つのメモリセルMC3,MC2を配置)シ、ディジット
線り、とD1′及びL)2とD 2 /の一部分をそn
ぞ庇交差させ、交差部分にそ扛ぞれセンスアングSA工
、SA2’に接続することにより構成さルる。
センスアップSAI、8A2はフリップフロップ回路で
あるので、このフリップフロップ回路の交差部分を利用
すると、ディジット線の交差のための面積を余分に必要
とせずにディジット線を交差させることができ、所要面
積の囲域が計nる。更に、ディジット線だけの交差部分
を作らないので、ディジット線の交差に起因する電気的
特性の不平衡もなくすことができる。
あるので、このフリップフロップ回路の交差部分を利用
すると、ディジット線の交差のための面積を余分に必要
とせずにディジット線を交差させることができ、所要面
積の囲域が計nる。更に、ディジット線だけの交差部分
を作らないので、ディジット線の交差に起因する電気的
特性の不平衡もなくすことができる。
第7図は第6図に示す一笑施例奮半導体に形成したもの
のセンスアンプ部分の平面図である。
のセンスアンプ部分の平面図である。
ディジットHIJlv D 1 ’は半導体基板に拡散
層で形成式nトランジスタのソース・ドレイン領域15
に接続さfLる。多結晶シリコンで作らnるトランジス
タのゲート13とディジット@D 1a D 1 ’と
の接続はA11脅16 とコンタクト17とにより行ゎ
扛る。−万のトランジスタのソース・ドレイン領域と他
方のトランジスタのゲートとの接続はコンタクトホール
18′に介して行ゎnる。第6図、第7図に示すA線は
A/1.で形成さn、、コンタク)19を介してソース
・ドレインと接続さnる。
層で形成式nトランジスタのソース・ドレイン領域15
に接続さfLる。多結晶シリコンで作らnるトランジス
タのゲート13とディジット@D 1a D 1 ’と
の接続はA11脅16 とコンタクト17とにより行ゎ
扛る。−万のトランジスタのソース・ドレイン領域と他
方のトランジスタのゲートとの接続はコンタクトホール
18′に介して行ゎnる。第6図、第7図に示すA線は
A/1.で形成さn、、コンタク)19を介してソース
・ドレインと接続さnる。
このように配置す扛ば、ディジット線の交差に余分の面
積を使用せずに交差接続をすることができる。
積を使用せずに交差接続をすることができる。
(発明の効果)
以上詳細1c帆明したように5本発明にょ牡ば、ディジ
ット線の交差接続に余分の面積を使用せずに父M接続で
き、こ′t″Lにょクチラグ面積を紬小し、また交差接
続に起因する電気的特性の不平衡をなくした半導体記憶
装置が得らnる。
ット線の交差接続に余分の面積を使用せずに父M接続で
き、こ′t″Lにょクチラグ面積を紬小し、また交差接
続に起因する電気的特性の不平衡をなくした半導体記憶
装置が得らnる。
第1図は従来の半導体記憶装置の第1の例の回路図%第
2図は第1図に示すメモリセルを半導体に形成したもの
の一部分の平面図%第3図は従来の半導体記憶装置の第
2の例の回路図、第4図は第3図に示すメモリセルを半
導体に形成し1こものの一部分の平面図、第5図は従来
の半導体記憶装置の第3の例の回路図、第6図は本発明
の一実施例の回路図、犯7図は第6図に示す一実施例を
半導体に形成したもののセンスアンプ部分の平面図であ
る。 11・・・・・・F部゛或極、12・・・・・・上部電
極、13・・・・・・ゲート、14・・・・・・コンタ
クト、15・・・・・・ソース・ドレイン領域、16・
・・・・・At層△17.18.19・・・・・・コン
タクト% cshcsz ・・・・・・容量s Dll
Di’。 D2# D2’ ・・・・・・デイツク) H,MC1
= MC4・・−・・・メモリセル、SAW、8A2
・・・・・・センスアンプ、Wl〜W4 ・・・・・・
ワード線。 i 貧 IP z回
2図は第1図に示すメモリセルを半導体に形成したもの
の一部分の平面図%第3図は従来の半導体記憶装置の第
2の例の回路図、第4図は第3図に示すメモリセルを半
導体に形成し1こものの一部分の平面図、第5図は従来
の半導体記憶装置の第3の例の回路図、第6図は本発明
の一実施例の回路図、犯7図は第6図に示す一実施例を
半導体に形成したもののセンスアンプ部分の平面図であ
る。 11・・・・・・F部゛或極、12・・・・・・上部電
極、13・・・・・・ゲート、14・・・・・・コンタ
クト、15・・・・・・ソース・ドレイン領域、16・
・・・・・At層△17.18.19・・・・・・コン
タクト% cshcsz ・・・・・・容量s Dll
Di’。 D2# D2’ ・・・・・・デイツク) H,MC1
= MC4・・−・・・メモリセル、SAW、8A2
・・・・・・センスアンプ、Wl〜W4 ・・・・・・
ワード線。 i 貧 IP z回
Claims (1)
- 同一ワード線に対してディジット線間に2つのメモリセ
ルを配置し、前記ディジット線の一部を交差させて該デ
ィジット線にセンスアンプを接続する半導体記憶装置v
cPいて、前記ディジット線の交差部分に前記センスア
ンプを配置し接続したことを特徴とする半導体記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60145594A true JPS60145594A (ja) | 1985-08-01 |
JPH0677397B2 JPH0677397B2 (ja) | 1994-09-28 |
Family
ID=11506358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59001613A Expired - Lifetime JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0677397B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 |
-
1984
- 1984-01-09 JP JP59001613A patent/JPH0677397B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JPH0677397B2 (ja) | 1994-09-28 |
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