JPS60145594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60145594A JPS60145594A JP59001613A JP161384A JPS60145594A JP S60145594 A JPS60145594 A JP S60145594A JP 59001613 A JP59001613 A JP 59001613A JP 161384 A JP161384 A JP 161384A JP S60145594 A JPS60145594 A JP S60145594A
- Authority
- JP
- Japan
- Prior art keywords
- intersection
- digit lines
- memory device
- digit
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体記憶装置に関する。
（従来技術）
従来、半導体記憶装置には種々の形のものが用いら扛て
いるが、ＭＯＳ ）ランラスタ１個と容量１個で１メモ
リセルを構成するいわゆる１トランジスク型メモリセル
は１ビツト当９の所要面積が小さくて済み、大容量化に
適しているので広く用いらルている。
いるが、ＭＯＳ ）ランラスタ１個と容量１個で１メモ
リセルを構成するいわゆる１トランジスク型メモリセル
は１ビツト当９の所要面積が小さくて済み、大容量化に
適しているので広く用いらルている。
Ｍ１図は従来の１トランジスタ型記憶装置の第１の例の
回路図である。
回路図である。
ワード勝Ｗｌ−Ｗ４とディジット線り工＃ Ｄ ｌ ’
、 Ｄ ２との交点にメモリセルＭＣＩ、ＭＣ２・・・
・・・全配置する。メモリセルＭＣＩ、ＭＣ２はそｎぞ
ｆｉＭＯ８トランジスタＱ ８ｂ Ｑｓｚと容量ＣＳｂ
Ｃ８２とから構成さＧる。ディジット線ＤｕｊＤ ｌ
’との間にセンスアンプ５Ａｌｋｓデイジツト線Ｄ２
とＤ２′との間にセンスアンプＳＡ２ （ｉ７接続する
。ディジット線り、とＤ１′とは対関係金有してセンス
アンプＳＡ、に差動的に結合さｎる。ディジット線Ｄ２
とＤ２′とについても同じである。
、 Ｄ ２との交点にメモリセルＭＣＩ、ＭＣ２・・・
・・・全配置する。メモリセルＭＣＩ、ＭＣ２はそｎぞ
ｆｉＭＯ８トランジスタＱ ８ｂ Ｑｓｚと容量ＣＳｂ
Ｃ８２とから構成さＧる。ディジット線ＤｕｊＤ ｌ
’との間にセンスアンプ５Ａｌｋｓデイジツト線Ｄ２
とＤ２′との間にセンスアンプＳＡ２ （ｉ７接続する
。ディジット線り、とＤ１′とは対関係金有してセンス
アンプＳＡ、に差動的に結合さｎる。ディジット線Ｄ２
とＤ２′とについても同じである。
第２図は第１図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
ディジットｉＤ１． ＤＩ’は半導体基板に拡散で形成
さＣる。ディジット線に接続し、容量Ｃ８１ａ Ｃ８２
の下部電極１１が同じく半導体基板に形成さｎる。
さＣる。ディジット線に接続し、容量Ｃ８１ａ Ｃ８２
の下部電極１１が同じく半導体基板に形成さｎる。
絶縁膜で基板表面を覆い、第１の多結晶シリコン層で容
量Ｃ８１＃ Ｃ８Ｑの上部電極１２を形成する。絶縁膜
を設け、更にその上Ｋｉ２の多結晶シリコン層でトラン
ジスタＱ ａｌｅ Ｑ８２のゲート１３を形成する。こ
の表面を再び絶縁膜で覆う。この絶縁膜に窓をあけた後
、ｌでワード線Ｗ１．Ｗ２ を形成し、ゲートとのコン
タクト１４を形成する。
量Ｃ８１＃ Ｃ８Ｑの上部電極１２を形成する。絶縁膜
を設け、更にその上Ｋｉ２の多結晶シリコン層でトラン
ジスタＱ ａｌｅ Ｑ８２のゲート１３を形成する。こ
の表面を再び絶縁膜で覆う。この絶縁膜に窓をあけた後
、ｌでワード線Ｗ１．Ｗ２ を形成し、ゲートとのコン
タクト１４を形成する。
このような構成にすると、トランジスタＱ８１１Ｑ８２
に対するワード線Ｗｌ、 Ｗｚ のコンタクトはメモリ
セルｌピット当、９１個づつ要することになる。このこ
とはメモリ容量が大きくなると、コンタクトに要する面
積も大きくなり、無視し得なくなっている。そこで、２
ビツト当りにコンタクトを１個づつ形成することが考え
出さｎた。
に対するワード線Ｗｌ、 Ｗｚ のコンタクトはメモリ
セルｌピット当、９１個づつ要することになる。このこ
とはメモリ容量が大きくなると、コンタクトに要する面
積も大きくなり、無視し得なくなっている。そこで、２
ビツト当りにコンタクトを１個づつ形成することが考え
出さｎた。
第３図は従来の半導体記憶装置の第２の例の回路図であ
る。
る。
第３図において、○印で示し几メモリセルＭＣＩ。
ＭＣ２はそｎぞ３４１図に？けるトランジスタＱＢ□と
Ｃ８１ｓ ＱｓｚとＣ１１２から成るメモリセルと同じ
である。前述のよりにメモリセル２個に対してワード線
とのコンタクトを１個にしてコンタクト数を減らしであ
る。
Ｃ８１ｓ ＱｓｚとＣ１１２から成るメモリセルと同じ
である。前述のよりにメモリセル２個に対してワード線
とのコンタクトを１個にしてコンタクト数を減らしであ
る。
第４図は第３図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
容量０８１ｓ Ｃ８２の下部電Ｑｌ ｌ、上部電極１２
゜トランジスタのゲート１３． コンタクト１４は第２
図の場曾と同様である。
゜トランジスタのゲート１３． コンタクト１４は第２
図の場曾と同様である。
このような配置にすると、コンタクト１１７Ｃ対して左
右対称にトランジスタと容量とが配置さ几る。つ−ま９
、トランジスタＱ８１とＱｓｚの同きが互いに逆に配置
さｎる。従って、製造時に目合せずｆｌｋ生じた場８．
同一のセンスアンプに対して電気的特性の不平衡を生じ
、高精度なデータの感知が困難になるという欠点を生ず
る。
右対称にトランジスタと容量とが配置さ几る。つ−ま９
、トランジスタＱ８１とＱｓｚの同きが互いに逆に配置
さｎる。従って、製造時に目合せずｆｌｋ生じた場８．
同一のセンスアンプに対して電気的特性の不平衡を生じ
、高精度なデータの感知が困難になるという欠点を生ず
る。
第５図は従来の半導体記憶装置の第３の例の回路図であ
る。
る。
この記憶装置は、第３図に示した記憶装置の電気的特性
の不平衡を解決するために考え出さｎた装置であって、
ディジット線Ｄ１とＤ１′及びＤ２とＤ２′をセンスア
ップＳＡ１．８Ａ２１Ｃ対してぞルぞＣ交差結合させ、
交差点の両側（この図では上下）に同じ数だけのメモリ
セル（この図ではＭＣＩ・ＭＣ２とＭＣ３，ＭＣ４）
ｔ−配列したものである。この父差結会により目合せず
ｎによって生ずる電気的特性の不平衡は相殺さルる。し
かしながら、ディジット線の交差に起因する不平衡が生
じやすく、ま友交差部分形成のための面積を余分に必要
とするため、チップ面積を増大させ、高密度集積化を妨
げるという欠点がある。
の不平衡を解決するために考え出さｎた装置であって、
ディジット線Ｄ１とＤ１′及びＤ２とＤ２′をセンスア
ップＳＡ１．８Ａ２１Ｃ対してぞルぞＣ交差結合させ、
交差点の両側（この図では上下）に同じ数だけのメモリ
セル（この図ではＭＣＩ・ＭＣ２とＭＣ３，ＭＣ４）
ｔ−配列したものである。この父差結会により目合せず
ｎによって生ずる電気的特性の不平衡は相殺さルる。し
かしながら、ディジット線の交差に起因する不平衡が生
じやすく、ま友交差部分形成のための面積を余分に必要
とするため、チップ面積を増大させ、高密度集積化を妨
げるという欠点がある。
（発明の目的）
本発明の目的は、上記欠点全除去し、ワード線とメモリ
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計９、しかも
電気的特性の不平衡ヶなくした半導体記憶装置全提供す
ることにある。
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計９、しかも
電気的特性の不平衡ヶなくした半導体記憶装置全提供す
ることにある。
（発明の構成）
本発明の半導体記憶装置は、同一ワード＠に対してディ
ジット線間ｖｃ２つのメモリセルを配置し、前記ディジ
ット線の−Ｓを交差させて該ディジット線にセンスアン
プを接続する半導体記憶装置に？いて、前記ディジット
線の交差部分に前記センスアンプを配置し接続すること
により構成さｎる。
ジット線間ｖｃ２つのメモリセルを配置し、前記ディジ
ット線の−Ｓを交差させて該ディジット線にセンスアン
プを接続する半導体記憶装置に？いて、前記ディジット
線の交差部分に前記センスアンプを配置し接続すること
により構成さｎる。
（実施例）
次に％本発明の実施例について図面を用いて説明する。
第６図は本発明の一実施例の回路図である。
この実施例は、同一ワード線（例えばＷｚ）ＶＣ対して
ディジット線Ｄ１．’、 ８２間に二つのメモリセルＭ
ＣＩ、ＭＣ２ｆ配置（ワード線Ｗ３に対しても同様に２
つのメモリセルＭＣ３，ＭＣ２を配置）シ、ディジット
線り、とＤ１′及びＬ）２とＤ ２ ／の一部分をそｎ
ぞ庇交差させ、交差部分にそ扛ぞれセンスアングＳＡ工
、ＳＡ２’に接続することにより構成さルる。
ディジット線Ｄ１．’、 ８２間に二つのメモリセルＭ
ＣＩ、ＭＣ２ｆ配置（ワード線Ｗ３に対しても同様に２
つのメモリセルＭＣ３，ＭＣ２を配置）シ、ディジット
線り、とＤ１′及びＬ）２とＤ ２ ／の一部分をそｎ
ぞ庇交差させ、交差部分にそ扛ぞれセンスアングＳＡ工
、ＳＡ２’に接続することにより構成さルる。
センスアップＳＡＩ、８Ａ２はフリップフロップ回路で
あるので、このフリップフロップ回路の交差部分を利用
すると、ディジット線の交差のための面積を余分に必要
とせずにディジット線を交差させることができ、所要面
積の囲域が計ｎる。更に、ディジット線だけの交差部分
を作らないので、ディジット線の交差に起因する電気的
特性の不平衡もなくすことができる。
あるので、このフリップフロップ回路の交差部分を利用
すると、ディジット線の交差のための面積を余分に必要
とせずにディジット線を交差させることができ、所要面
積の囲域が計ｎる。更に、ディジット線だけの交差部分
を作らないので、ディジット線の交差に起因する電気的
特性の不平衡もなくすことができる。
第７図は第６図に示す一笑施例奮半導体に形成したもの
のセンスアンプ部分の平面図である。
のセンスアンプ部分の平面図である。
ディジットＨＩＪｌｖ Ｄ １ ’は半導体基板に拡散
層で形成式ｎトランジスタのソース・ドレイン領域１５
に接続さｆＬる。多結晶シリコンで作らｎるトランジス
タのゲート１３とディジット＠Ｄ １ａ Ｄ １ ’と
の接続はＡ１１脅１６ とコンタクト１７とにより行ゎ
扛る。−万のトランジスタのソース・ドレイン領域と他
方のトランジスタのゲートとの接続はコンタクトホール
１８′に介して行ゎｎる。第６図、第７図に示すＡ線は
Ａ／１．で形成さｎ、、コンタク）１９を介してソース
・ドレインと接続さｎる。
層で形成式ｎトランジスタのソース・ドレイン領域１５
に接続さｆＬる。多結晶シリコンで作らｎるトランジス
タのゲート１３とディジット＠Ｄ １ａ Ｄ １ ’と
の接続はＡ１１脅１６ とコンタクト１７とにより行ゎ
扛る。−万のトランジスタのソース・ドレイン領域と他
方のトランジスタのゲートとの接続はコンタクトホール
１８′に介して行ゎｎる。第６図、第７図に示すＡ線は
Ａ／１．で形成さｎ、、コンタク）１９を介してソース
・ドレインと接続さｎる。
このように配置す扛ば、ディジット線の交差に余分の面
積を使用せずに交差接続をすることができる。
積を使用せずに交差接続をすることができる。
（発明の効果）
以上詳細１ｃ帆明したように５本発明にょ牡ば、ディジ
ット線の交差接続に余分の面積を使用せずに父Ｍ接続で
き、こ′ｔ″Ｌにょクチラグ面積を紬小し、また交差接
続に起因する電気的特性の不平衡をなくした半導体記憶
装置が得らｎる。
ット線の交差接続に余分の面積を使用せずに父Ｍ接続で
き、こ′ｔ″Ｌにょクチラグ面積を紬小し、また交差接
続に起因する電気的特性の不平衡をなくした半導体記憶
装置が得らｎる。
第１図は従来の半導体記憶装置の第１の例の回路図％第
２図は第１図に示すメモリセルを半導体に形成したもの
の一部分の平面図％第３図は従来の半導体記憶装置の第
２の例の回路図、第４図は第３図に示すメモリセルを半
導体に形成し１こものの一部分の平面図、第５図は従来
の半導体記憶装置の第３の例の回路図、第６図は本発明
の一実施例の回路図、犯７図は第６図に示す一実施例を
半導体に形成したもののセンスアンプ部分の平面図であ
る。 １１・・・・・・Ｆ部゛或極、１２・・・・・・上部電
極、１３・・・・・・ゲート、１４・・・・・・コンタ
クト、１５・・・・・・ソース・ドレイン領域、１６・
・・・・・Ａｔ層△１７．１８．１９・・・・・・コン
タクト％ ｃｓｈｃｓｚ ・・・・・・容量ｓ Ｄｌｌ
Ｄｉ’。 Ｄ２＃ Ｄ２’ ・・・・・・デイツク） Ｈ，ＭＣ１
＝ ＭＣ４・・−・・・メモリセル、ＳＡＷ、８Ａ２
・・・・・・センスアンプ、Ｗｌ〜Ｗ４ ・・・・・・
ワード線。 ｉ 貧 ＩＰ ｚ回
２図は第１図に示すメモリセルを半導体に形成したもの
の一部分の平面図％第３図は従来の半導体記憶装置の第
２の例の回路図、第４図は第３図に示すメモリセルを半
導体に形成し１こものの一部分の平面図、第５図は従来
の半導体記憶装置の第３の例の回路図、第６図は本発明
の一実施例の回路図、犯７図は第６図に示す一実施例を
半導体に形成したもののセンスアンプ部分の平面図であ
る。 １１・・・・・・Ｆ部゛或極、１２・・・・・・上部電
極、１３・・・・・・ゲート、１４・・・・・・コンタ
クト、１５・・・・・・ソース・ドレイン領域、１６・
・・・・・Ａｔ層△１７．１８．１９・・・・・・コン
タクト％ ｃｓｈｃｓｚ ・・・・・・容量ｓ Ｄｌｌ
Ｄｉ’。 Ｄ２＃ Ｄ２’ ・・・・・・デイツク） Ｈ，ＭＣ１
＝ ＭＣ４・・−・・・メモリセル、ＳＡＷ、８Ａ２
・・・・・・センスアンプ、Ｗｌ〜Ｗ４ ・・・・・・
ワード線。 ｉ 貧 ＩＰ ｚ回
Claims (1)
- 同一ワード線に対してディジット線間に２つのメモリセ
ルを配置し、前記ディジット線の一部を交差させて該デ
ィジット線にセンスアンプを接続する半導体記憶装置ｖ
ｃＰいて、前記ディジット線の交差部分に前記センスア
ンプを配置し接続したことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145594A true JPS60145594A (ja) | 1985-08-01 |
| JPH0677397B2 JPH0677397B2 (ja) | 1994-09-28 |
Family
ID=11506358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001613A Expired - Lifetime JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677397B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 |
-
1984
- 1984-01-09 JP JP59001613A patent/JPH0677397B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| US5018100A (en) * | 1988-10-11 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677397B2 (ja) | 1994-09-28 |
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