JPS5814479Y2

JPS5814479Y2 - 半導体記憶装置

Info

Publication number: JPS5814479Y2
Application number: JP11970278U
Authority: JP
Inventors: 平尾浩; 野口英二
Original assignee: 富士通株式会社
Priority date: 1978-08-31
Filing date: 1978-08-31
Publication date: 1983-03-23
Also published as: JPS5536480U

Description

【考案の詳細な説明】本考案は半導体記憶装置とくにＭＯＳ）ランジスタから
なる記憶（メモリ）セルを有するリード・オンリー・メ
モリ（ＲＯＭ）に関する。

従来のＲＯＭは、第１図に示すように、Ｘ方向に設けた
アルミニウム配線からなるピント線ＢＯ＋Ｂｌ？・・・
ＢｍＫＭＯＳトランジスタからなるメモリ・セルを複数
個接続し、これらのメモリ・セルのゲートをＹ方向に張
設した多結晶（ポリ）シリコン配線からなるワード線に
接続している。

上述の如きＲＯＭにおいて、各メモリ・セルのＮチャン
ネル型のＭＯＳトランジスタは、ソースを電源ＶＳＳに
接続される構造となっているため、ワード線Ｗが選択さ
れてハイレベルに立上ると、選択されたワード線に接続
されたＭＯＳトランジスタのゲートが全てハイレベルと
なってオンとなり、これらＭＯＳトランジスタに付随す
る容量が全て該選択されたワード線の負荷となる。

しかも、ポリシリコンからなるワード線は配線抵抗が高
いので該ワード線の有する時定数が大きくなり、スイッ
チング速度が遅くなるという欠点がある。

また、各ＭＯ８）ランジスタのソースに接続される電源
ｖ８ｓ線は、第２図に示すように拡散層で形成されてい
るため、そのシート抵抗が高い場合には、集積度の関係
で電源ＶＳＳ線の配線抵抗が充分小さく出来ない。

このため、該電源ｖ８謙を流れる電流による電位降下が
ＭＯＳトランジスタの動作を難かしくするという欠点も
ある。

本考案は上述の如き従来の欠点を改善する新規な考案で
、その目的は読出し時のスイッチング動作時間をより短
かクシ、各メモリ・セルを構成するＭＯＳ）ランジスタ
がメモリ・セルの配設位置に関係なく常に確実に動作す
るような半導体記憶装置を提供することにある。

その目的を達成せしめるため、本考案の半導体記憶装置
は、複数本のピント線とワード線の各交差点にＭＯＳト
ランジスタからなる記憶セルを配設した半導体記憶装置
において、非選択時にピント線を・・イレベルに充電し
、選択時にピント線とセンスアンプとを接続する選択回
路を各ピント線とセンス・アンプ間に設けるとともに、
各記憶セルを構成スるＭＯ８Ｌランジスタのソースをピ
ント線に接続し、ＭＯＳトランジスタのドレインを電源
（ＶＤＤ）に接続したことを特徴とするもので、以下実
施例について詳細に説明する。

第３図は本考案をマスク−ＲＯＭに実施した実施例を示
す回路図である。

このマスク−ＲＯＭは、ＮチャンネルのＭＯＳ）ランジ
スタからなるメモリ・セルＭＣをマトリクス状に配設し
ている。

マスク−ＲＯＭを製造する際、あらかじめ〃情報あり“
のメモリ・セルのゲートをフード線Ｗ１．Ｗ２・・・
のうちの所定部分に接続し、〃情報なし〃のメモリ・セ
ルのゲートはワード線に接続せしめないようにするか、
あるいはゲート絶縁膜下の半導体基板表面近傍に該半導
体基板と同一導電型を与える不純物を導入するか、更に
はゲート絶縁膜の膜厚を厚くする等して、トランジスタ
を不動作状態にしておく。

各メモリ・セルＭＣを構成するＮチャンネルのＭＯＳ
）ランジスタのソースはピント線Ｂ、、Ｂ２ｔＢ３・
・・・・・のうちの所定部分に接続し、筐たドレインは
全て電源Ｖに接続されている。

選択回路りは各ピント線Ｂとセンス・アンプＳＡとの間
に挿入され、各々行選択線Ｃ０Ｌ１・・−・・・ＣＯＬ
ｍ、？−ｆレベルとなったとき動作して、各ピント線Ｂ
に読み出された情報をセンス・アンプＳＡに伝える。

第４図は各選択回路りの実際的な構成を示す配線図であ
る。

選択回路りは、４個のＮチャンネル型のＭＯＳトランジ
スタＴＲ１乃至ＴＲ４からなる。

ＭＯＳｉランジメタＴＲ１はビン［Ｂとセンス・アン
プＳＡとの間な挿入されたスイッチング素子の役割りを
果す。

ＭＯＳトランジスタＴＲ２とＴＲ３でインバータを形成
し、その入力は行選択線ＣＯＬに接続さへその出力は電
源ＶＤＤとビット線Ｂとの間に挿入されたスイッチング
用のＭＯＳトランジスタＴＲ４のゲートに接続されてい
る。

次に本考案の作用を第４図を中心にして説明する。

第４図において、行選択線ＣＯＬが選択されてハイレベ
ルになると、ＭＯＳトランジスタＴＲ１はオンとなり、
ピント線Ｂはセンス・アンプＳＡと接続される。

また、行選択線ＣＯＬが・・イレベルになると、ＭＯＳ
トランジスタＴＲ３はオンとなるため、ＭＯＳトランジ
スタＴＲ４のゲートはローレベルとなり、ＭＯＳトラン
ジスタＴＲ４カオフとなって電源ＶＤＤとビット線Ｂ
との間はしゃ断される。

その後、ワード線Ｗが選択されてハイレベルになると、
メモリ・セルＭＣのＭＯＳトランジスタはオンとなり、
電源Ｖ。

Ｄからメモリ・セルＭＣを通過した電流はピント線Ｂか
ら選択回路りを通つてセンス・アンプＳＡ方向に流れ、
メモリ・セルＭＣに書き込まれている〃情報めり〃の信
号はセンス・アンプにより読み取られる。

行選択線ＣＯＬが非選択となり、ローレベルになると、
ＭＯＳトランジスタＴＲＩはオフとなり、ピント線Ｂと
センス・アンプ間はしゃ断されると同時に、ＭＯＳトラ
ンジスタＴＲ３もオフとなるため、インバータの出力は
ハイとなり、ＭＯＳトランジスタＴＲ４はオンとなる。

したがって、ピント線Ｂの電位はほぼ電源ＶＤＤと同電
位となる。

そしてこの状態は、当該行選択線ＣＯＬが選択されない
限り続く。

この状態にあるとき、他の行とワード線Ｗとの交点にあ
るメモリ・セルが選択され、ワード線Ｗがハイレベルに
なったとする。

しかしながら、メモリ・セルＭＣを構成しているＭＯＳ
）ランジスタのソースの電位がピント線Ｂを介して電源
ＶＤＤとほぼ同電位に上昇しているため、該ＭＯ８）ラ
ンジスタはオンとはならず、これに付随する容量はワー
ド線Ｗの負荷とならない。

また本考案に係るマスク−ＲＯＭを半導体基板上に形成
する場合、各メモリ・セルを構成するＭＯＳトランジス
タのソースはアルミニウム薄層からなる配線抵抗の低い
ピント線に接続し、電源線ＶＤＤを半導体基板表面に形
成した拡散層による配線層に接続する。

以上詳細に説明したように、本考案は行方向のピント線
を非選択時にはハイレベルに充電し、選択時にローレベ
ルに落すような選択回路をセンスアンプと各ピント線の
間に挿入しているので、メモリ・セルが非選択時にワー
ド線が７１イレベルになってもメモリ・セルを構成する
ＭＯ８Ｉ−ランジスタのソース・ゲート間の電位はしき
い値以下に保たれる。

このため、ワード線には不要なメモリ・セルの容量が接
続されることがなく、このため読出し動作を行なうスイ
ッチング時間を従来の半導体記憶装置に比べて短かくす
ることができる。

また、本考案においては、各メモリ・セルを構成スるＭ
ＯＳトランジスタのソースはアルミニウム薄層からなる
配線抵抗の低イビント線に接続されているため、メモリ
・セルが選択されたとき各メモリ・セルを構成するＭ
ＯＳトランジスタのソース電位は、メモリ・セルの配
設位置に関係なくほぼｖｓＳ因ルに保たれ、メモリ・セ
ルが選択されてワード線７５イイレベルになったときに
は、メ％ＩＪ・セルを構成するＭＯＳトランジスタは
確実にオンとなり、読出し動作が従来のものに比べてよ
り確実となる。

【図面の簡単な説明】

第１図は従来の半導体記憶装置を示す回路図、第２図は
従来型のメモリ・セル部分を示す正面図、第３図は本考
案の一実施例を示す回路図、第４図は負荷回路の詳細を
示す回路図である。図中、ＭＣはメモリ・セル、ＳＡはセンス・アンプ、Ｌ
は選択回路、ＴＲ１〜ＴＲ４はＭＯＳトランジスタ、Ｗ
はワード線、Ｂはピント線である。

Claims

【実用新案登録請求の範囲】

複数本のピント線とワード線の各交差点にＭＯＳトラン
ジスタからなる記憶セルを配設した半導体記憶装置にお
いて、非選択時にピット線を・・イレベルに充電し、選
択時に該ピント線とセンス・アンプとを接続する選択回
路を各ピント線とセンス・アンプ間に設けるとともに、
各記憶セルを構成するＭＯＳトランジスタのソースをビ
ンＹに接続し、該ＭＯ８）ランジスタのドレインを電源
に接続したことを特徴とする半導体記憶装置。