JPS5948477B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5948477B2 JPS5948477B2 JP55041810A JP4181080A JPS5948477B2 JP S5948477 B2 JPS5948477 B2 JP S5948477B2 JP 55041810 A JP55041810 A JP 55041810A JP 4181080 A JP4181080 A JP 4181080A JP S5948477 B2 JPS5948477 B2 JP S5948477B2
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- charge
- potential
- capacitor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Description
【発明の詳細な説明】
本発明は、キャパシタの見掛上の容量を増大させたダイ
ナミック型半導体記憶装置に関する。
ナミック型半導体記憶装置に関する。
１トランジスタと１キャパシタからなるダイナミックメ
モリは第１図のようにセンスアンプＳＡの両側にビット
線またはデジット線ＢＬ、ＢＬを設け、かゝるものを図
面縦方向に多数配設し、これらのビット線と直交させて
多数のワード線ＷＬを配置し、各々の各点にトランジス
タＱ、キャパシタＣからなるメモリセルＭＣを設けてな
る。
モリは第１図のようにセンスアンプＳＡの両側にビット
線またはデジット線ＢＬ、ＢＬを設け、かゝるものを図
面縦方向に多数配設し、これらのビット線と直交させて
多数のワード線ＷＬを配置し、各々の各点にトランジス
タＱ、キャパシタＣからなるメモリセルＭＣを設けてな
る。
センスアンプの両側には各１個、基準となるダミーセル
ＤＭＣが設けられる。メモリセルＭＣは第２図に示すよ
うに半導体基板１０に拡散層１２、ゲート電極１４、お
よびキャパシタ電極１６を設けて構成される。なお１８
はフィールド酸化膜であり、ゲート酸化膜などは図示し
てない。電極１６の下部の基板部分がキャパシタＣの電
荷蓄積部およびトランジスタＱのソースドレイン領域の
一方となる。勿論、この１トランジスタ１キャパシタ型
のメモリセルには種々変形があるが、代表的には図示の
如く表わすことができる。キャパシタ電極１６は従来に
おいてはＨレベルであるＶｃｃ又はＬレベルであるＶｓ
ｓなどの固定電源に接続される事が一般的である。動作
は周知の通りで、例えば読出しに当つてはリセット信号
ＲＳＴによりトランジスタＱ１〜Ｑ３をオンにし、ビッ
ト線ＢＬ、ＢＩ、を電源電圧Ｖｃｃにプリチヤージし、
またダミーセルのキャパシタＣｄを放電させる。
ＤＭＣが設けられる。メモリセルＭＣは第２図に示すよ
うに半導体基板１０に拡散層１２、ゲート電極１４、お
よびキャパシタ電極１６を設けて構成される。なお１８
はフィールド酸化膜であり、ゲート酸化膜などは図示し
てない。電極１６の下部の基板部分がキャパシタＣの電
荷蓄積部およびトランジスタＱのソースドレイン領域の
一方となる。勿論、この１トランジスタ１キャパシタ型
のメモリセルには種々変形があるが、代表的には図示の
如く表わすことができる。キャパシタ電極１６は従来に
おいてはＨレベルであるＶｃｃ又はＬレベルであるＶｓ
ｓなどの固定電源に接続される事が一般的である。動作
は周知の通りで、例えば読出しに当つてはリセット信号
ＲＳＴによりトランジスタＱ１〜Ｑ３をオンにし、ビッ
ト線ＢＬ、ＢＩ、を電源電圧Ｖｃｃにプリチヤージし、
またダミーセルのキャパシタＣｄを放電させる。
次いでワード線ＷＬ）ダミーワード線ＤＷＬをＶｃｃレ
ベルにし、メモリセルのトランジスタＱ、Ｑｄをオンに
する。この結果ビット線ＢＬでは、メモリセルＭＣのキ
ャパシタＣがＶｃｃ−Ｖをれ（ＶをれはトランジスタＱ
の閾値電圧）に充電されていればビット線ＢＬの電荷の
流出はなく、該ビット線のレベルは変らない（これが例
えば情報゛１”記憶状態）。これに反してキャパシタＣ
が充電されていなければビット線ＢＬの電荷はキャパシ
タＣに流入し、ビット線ＢＬのレベルは下る（これが本
例では情報゛ｏ”の記憶状態）。この情報゛ｏ”を読出
した時のＢＬの電圧降下をΔＶＢＬとする。一方ダミー
ワード線ＤＷＬをＶｃｃレベルにした時も、ダミーセル
のキャパシタＣｄに訂、より電荷が流入するが、この時
の■１の電圧降下即ちΔＶＢＬはΔＶＢＬ＝丁ΔＶＢＬ
となるようにダミーセルのキャパシタＣｄを設定する。
このようにしてビット線ＢＬ６ＢＩ、に差電圧がついた
後、センスアンプＳＡをセンスアンプを駆動する為のク
ロックＬＥで駆動し、その電圧差ＶｓｓとＶｃｃまで増
幅する。こうして増幅されたレベル差はデータバスＤＢ
，ＤＢにより図示しない入，出力アンプに導かれる。こ
のようにして読出し動作が完了した後、ワード線ＷＬが
Ｖｓｓまで降下し、メモリはスタンドバイ状態となる。
この時、メモリセルＭＭＣに゛ｏ”又ば１”の情報が蓄
積される。ここで゛ｏ”情報が蓄積される場合はＶｓｓ
の電圧が蓄積され、蓄積される電荷量としてはＱ。＝０
である。一方゛１”情報が蓄積される場合を考える。セ
ンスアンプの動作後、ビツト線の電圧はＶｃｃである。
又、ワード線ＷＬの電圧即ち、Ｑのゲート電圧もＶｃｃ
であるので点Ｎ，はＶｃｃ−Ｖｔｈの電圧である。この
ように点Ｎ，がＶｃｃ−Ｖｔｈとなつた後、ワード線Ｗ
ＬがＶｓｓとなるのでＮ，点電圧、即ちメモリセルに蓄
積される電圧はＶｃｃ−Ｖｔｈであり、その電荷量とし
てはｑｌ ＝（ＶｃｃＸＶｔｈ）×Ｃとなる。この蓄積
された情報を読出す場合を考えると、情報゛１”と情報
゛ｏ”における電荷量の差Δｑが大きければ大きい程良
いという事はいうまでもない。前述したように従来はセ
ルのキヤパシタ電極は固定電源に接続されていたため、
その電荷量の差はΔｑ ＝ ｑｌ− ＱＯ＝（Ｖｃｃ−
Ｖｔｈ）×ｃ−ｏ＝（Ｖｃｃ−Ｖｔｈ）×Ｃであつた
。
ベルにし、メモリセルのトランジスタＱ、Ｑｄをオンに
する。この結果ビット線ＢＬでは、メモリセルＭＣのキ
ャパシタＣがＶｃｃ−Ｖをれ（ＶをれはトランジスタＱ
の閾値電圧）に充電されていればビット線ＢＬの電荷の
流出はなく、該ビット線のレベルは変らない（これが例
えば情報゛１”記憶状態）。これに反してキャパシタＣ
が充電されていなければビット線ＢＬの電荷はキャパシ
タＣに流入し、ビット線ＢＬのレベルは下る（これが本
例では情報゛ｏ”の記憶状態）。この情報゛ｏ”を読出
した時のＢＬの電圧降下をΔＶＢＬとする。一方ダミー
ワード線ＤＷＬをＶｃｃレベルにした時も、ダミーセル
のキャパシタＣｄに訂、より電荷が流入するが、この時
の■１の電圧降下即ちΔＶＢＬはΔＶＢＬ＝丁ΔＶＢＬ
となるようにダミーセルのキャパシタＣｄを設定する。
このようにしてビット線ＢＬ６ＢＩ、に差電圧がついた
後、センスアンプＳＡをセンスアンプを駆動する為のク
ロックＬＥで駆動し、その電圧差ＶｓｓとＶｃｃまで増
幅する。こうして増幅されたレベル差はデータバスＤＢ
，ＤＢにより図示しない入，出力アンプに導かれる。こ
のようにして読出し動作が完了した後、ワード線ＷＬが
Ｖｓｓまで降下し、メモリはスタンドバイ状態となる。
この時、メモリセルＭＭＣに゛ｏ”又ば１”の情報が蓄
積される。ここで゛ｏ”情報が蓄積される場合はＶｓｓ
の電圧が蓄積され、蓄積される電荷量としてはＱ。＝０
である。一方゛１”情報が蓄積される場合を考える。セ
ンスアンプの動作後、ビツト線の電圧はＶｃｃである。
又、ワード線ＷＬの電圧即ち、Ｑのゲート電圧もＶｃｃ
であるので点Ｎ，はＶｃｃ−Ｖｔｈの電圧である。この
ように点Ｎ，がＶｃｃ−Ｖｔｈとなつた後、ワード線Ｗ
ＬがＶｓｓとなるのでＮ，点電圧、即ちメモリセルに蓄
積される電圧はＶｃｃ−Ｖｔｈであり、その電荷量とし
てはｑｌ ＝（ＶｃｃＸＶｔｈ）×Ｃとなる。この蓄積
された情報を読出す場合を考えると、情報゛１”と情報
゛ｏ”における電荷量の差Δｑが大きければ大きい程良
いという事はいうまでもない。前述したように従来はセ
ルのキヤパシタ電極は固定電源に接続されていたため、
その電荷量の差はΔｑ ＝ ｑｌ− ＱＯ＝（Ｖｃｃ−
Ｖｔｈ）×ｃ−ｏ＝（Ｖｃｃ−Ｖｔｈ）×Ｃであつた
。
本発明は、メモリセルのキヤパシタを大きくせずに蓄積
できる電荷量の差、即ち、情報″１”の場合に蓄積でき
る電荷量を大きくする為にワード線とビツト線が複数配
設され、キヤパシタと、該ワード線の電位によりオンオ
フし該キヤパシタと該ビツト線との接続を開閉する選択
トランジスタとを有するメモリセルが前記ワード線とビ
ツト線の交差部に配設されてなる半導体記憶装置におい
て、該選択トランジスタが選択されて該ビツト線が所定
の高電位又は低電位になつた後、該キヤノウタの対向電
極の電位を一旦立下げ再度立上げるようにしたことを特
徴とするところのメモリセルを提供する。次に実施例を
参照しながら本発明を詳細に説明する。本発明を説明す
るに当り、゛ｏ”情報の場合の電荷量はＱ。
できる電荷量の差、即ち、情報″１”の場合に蓄積でき
る電荷量を大きくする為にワード線とビツト線が複数配
設され、キヤパシタと、該ワード線の電位によりオンオ
フし該キヤパシタと該ビツト線との接続を開閉する選択
トランジスタとを有するメモリセルが前記ワード線とビ
ツト線の交差部に配設されてなる半導体記憶装置におい
て、該選択トランジスタが選択されて該ビツト線が所定
の高電位又は低電位になつた後、該キヤノウタの対向電
極の電位を一旦立下げ再度立上げるようにしたことを特
徴とするところのメモリセルを提供する。次に実施例を
参照しながら本発明を詳細に説明する。本発明を説明す
るに当り、゛ｏ”情報の場合の電荷量はＱ。
＝０であるので単に電荷量ｑとした場合ば１”情報の電
荷量の事であり、また当然゛゛１”ど０”の情報の電荷
量の差を示すものとする。前述の従来技術の説明で明ら
かなようにセルのキヤパシタ電極を固定電源に接続した
時、セルにたくわえられる電荷は（Ｖｃｃ−Ｖｔｈ）×
Ｃであるが、本発明では第３図ｂに示すようにビツト線
の微少な差をもつ電圧がセンスアン方こより゛０”情報
はＶｓｓｉＣ″ｌ”情報はＶｃｃに増幅された後第３図
ａに示すセルのキヤパシタ電極ＷＬをＶｃｃ→Ｖｓｓ→
Ｖｃｃと動作させる事により、セルにはより多くの電荷
が蓄積される。ビツト線がＶｃｃ又はＶｓｓとなつた後
、ＷｌをＶｃｃ→Ｖｓｓ→Ｖｃｃと動作させる事により
セルに（Ｖｃｃ−Ｖｔｈ）×Ｃ以上の電荷が蓄積される
原理を第３図Ａ，ｂを使用して説明する。なお第３図ｂ
におけるＴ，からＴ３までの動作については後で詳しく
述べる。まず読出しに当つては同図１に示すように時点
Ｔ，でワード線ＷＬの電位を上げ、次いで時点Ｔ２で信
号ＬＥをＶｃｃにしてセンスアンプを作動させ、記憶情
報が゛ｏ”のときは同図２に示すようにビツト線ＢＬの
電位をＶｓｓに下げる。
荷量の事であり、また当然゛゛１”ど０”の情報の電荷
量の差を示すものとする。前述の従来技術の説明で明ら
かなようにセルのキヤパシタ電極を固定電源に接続した
時、セルにたくわえられる電荷は（Ｖｃｃ−Ｖｔｈ）×
Ｃであるが、本発明では第３図ｂに示すようにビツト線
の微少な差をもつ電圧がセンスアン方こより゛０”情報
はＶｓｓｉＣ″ｌ”情報はＶｃｃに増幅された後第３図
ａに示すセルのキヤパシタ電極ＷＬをＶｃｃ→Ｖｓｓ→
Ｖｃｃと動作させる事により、セルにはより多くの電荷
が蓄積される。ビツト線がＶｃｃ又はＶｓｓとなつた後
、ＷｌをＶｃｃ→Ｖｓｓ→Ｖｃｃと動作させる事により
セルに（Ｖｃｃ−Ｖｔｈ）×Ｃ以上の電荷が蓄積される
原理を第３図Ａ，ｂを使用して説明する。なお第３図ｂ
におけるＴ，からＴ３までの動作については後で詳しく
述べる。まず読出しに当つては同図１に示すように時点
Ｔ，でワード線ＷＬの電位を上げ、次いで時点Ｔ２で信
号ＬＥをＶｃｃにしてセンスアンプを作動させ、記憶情
報が゛ｏ”のときは同図２に示すようにビツト線ＢＬの
電位をＶｓｓに下げる。
本発明ではこの読出しが一応終了した時点Ｔ３でキヤパ
シタ電極１６の電位ＷＬを最初のＶｃｃからＶｓｓへ下
げ、然るのちＶｃｃへ上げる。このときのキヤパシタ側
のトランジスタＱのソースドレイン（Ｎ１で示す）の状
態を考えるに、トランジスタＱがオンの状態では点Ｎ１
の電位はビツト線電位と同じである。電極１６の電位が
ＶｃｃからＶｓｓへ落ちると容量結合によつてＮ１点の
電位も下ろうとするがトランジスタＱがオンであるから
Ｎ１点の電位はすぐにＶｓｓに復帰する（電荷の流入は
ある）。その後電極１６の電位がＶｃｃへ上るとＮ，点
電位は上昇しようとするが、やはりトランジスタＱがオ
ンであるのでこの電位上昇はなく、依然としてＶｓｓの
ビツト線電位にある（このとき電荷は流出する）。こう
して情報゛ｏ”の読出しとリフレツシユが行なわれたこ
とになる。なおこの読出し期間中、トランジスタＱはゲ
ートにＶＶＣＣ）ソースドレイン１２にＶｓｓのビツト
線電位を与えられるので常にオンである。これに対して
情報゛１”の読出しの場合は同図３に示すようにＴ３の
時点ではＶｃｃ電位であるビツト線より電荷が流れ込み
Ｎ，点の電位はＶｃｃ−Ｖｔｈ（本発明では後述のよう
にＶｃｃ−Ｖｔｈ以上）にある。かゝる状態でＷＬをＶ
ｃｃ→Ｖｓｓ→Ｖｃｃと変化させると、Ｖｓｓになつた
と舎容量結合でＮ１点の電位が下るのでビツト線ＢＬに
よりキヤパシタＣへ電荷が流入する。ＷＬがＶｓｓとな
つてからしばらくすると（Ｔ４）ＷＬがＶｓｓでＮ１点
はＣｃ−Ｔｎきなる。次いでＶｓｓ→ＣｃになつてＮ１
点電位が持上げられると電荷は流出しようとするが、こ
の状態でのトランジスタＱのゲート電圧ＷＬ及びビツト
線ＢＬ共にＶｃｃであるからトランジスタＱはオンしな
いので、該電荷の流出はない。よつてＷＬがＶｓｓ−＋
Ｖｃｃに上昇するとＮ１もＣｃの電圧分上昇し（Ｃｃ−
Ｖｔｈ）＋Ｖｃｃとなる。従つてＷＬがＶｃｃとなつた
時Ｔ５の時間にはメモリセルには（２ｃｃ−Ｖｔｈ）×
Ｃの電荷が蓄積される。このように従来蓄積できる電荷
量は（Ｃｃ−Ｖｔｈ）×Ｃであつたものが、本発明によ
ると蓄積できる電荷量は（２Ｖｃｃ−Ｔｈ）×Ｃとなり
同一キヤパシタでも、より多くの電荷が蓄積可能である
。次に読出し方法についての説明を行う。まず比較の為
に従来技術における読出しを第１，４図を使用して説明
する。第４図（２）において６０″情報の読出しについ
て説明する。ビツト線をＣｃまで充電した後、フローテ
イングにしＷＬをＣｃまで上昇する。するとセルＮ，に
電荷が流れ込みＢＬの電位は下がる。この降下電圧ΔＢ
Ｌはビツト線ＢＬの容量をＣＢｌキヤパシタＣの容量を
Ｃとすると、ΔＢＬ−Ｖ１？τ（Ｃｃ−Ｖｔｈ）である
。またＢＬの降下電圧ΔＶイは前述の説明．
− １で明らかなようにΔ↑−ｉΔＶＢＬとなる。
シタ電極１６の電位ＷＬを最初のＶｃｃからＶｓｓへ下
げ、然るのちＶｃｃへ上げる。このときのキヤパシタ側
のトランジスタＱのソースドレイン（Ｎ１で示す）の状
態を考えるに、トランジスタＱがオンの状態では点Ｎ１
の電位はビツト線電位と同じである。電極１６の電位が
ＶｃｃからＶｓｓへ落ちると容量結合によつてＮ１点の
電位も下ろうとするがトランジスタＱがオンであるから
Ｎ１点の電位はすぐにＶｓｓに復帰する（電荷の流入は
ある）。その後電極１６の電位がＶｃｃへ上るとＮ，点
電位は上昇しようとするが、やはりトランジスタＱがオ
ンであるのでこの電位上昇はなく、依然としてＶｓｓの
ビツト線電位にある（このとき電荷は流出する）。こう
して情報゛ｏ”の読出しとリフレツシユが行なわれたこ
とになる。なおこの読出し期間中、トランジスタＱはゲ
ートにＶＶＣＣ）ソースドレイン１２にＶｓｓのビツト
線電位を与えられるので常にオンである。これに対して
情報゛１”の読出しの場合は同図３に示すようにＴ３の
時点ではＶｃｃ電位であるビツト線より電荷が流れ込み
Ｎ，点の電位はＶｃｃ−Ｖｔｈ（本発明では後述のよう
にＶｃｃ−Ｖｔｈ以上）にある。かゝる状態でＷＬをＶ
ｃｃ→Ｖｓｓ→Ｖｃｃと変化させると、Ｖｓｓになつた
と舎容量結合でＮ１点の電位が下るのでビツト線ＢＬに
よりキヤパシタＣへ電荷が流入する。ＷＬがＶｓｓとな
つてからしばらくすると（Ｔ４）ＷＬがＶｓｓでＮ１点
はＣｃ−Ｔｎきなる。次いでＶｓｓ→ＣｃになつてＮ１
点電位が持上げられると電荷は流出しようとするが、こ
の状態でのトランジスタＱのゲート電圧ＷＬ及びビツト
線ＢＬ共にＶｃｃであるからトランジスタＱはオンしな
いので、該電荷の流出はない。よつてＷＬがＶｓｓ−＋
Ｖｃｃに上昇するとＮ１もＣｃの電圧分上昇し（Ｃｃ−
Ｖｔｈ）＋Ｖｃｃとなる。従つてＷＬがＶｃｃとなつた
時Ｔ５の時間にはメモリセルには（２ｃｃ−Ｖｔｈ）×
Ｃの電荷が蓄積される。このように従来蓄積できる電荷
量は（Ｃｃ−Ｖｔｈ）×Ｃであつたものが、本発明によ
ると蓄積できる電荷量は（２Ｖｃｃ−Ｔｈ）×Ｃとなり
同一キヤパシタでも、より多くの電荷が蓄積可能である
。次に読出し方法についての説明を行う。まず比較の為
に従来技術における読出しを第１，４図を使用して説明
する。第４図（２）において６０″情報の読出しについ
て説明する。ビツト線をＣｃまで充電した後、フローテ
イングにしＷＬをＣｃまで上昇する。するとセルＮ，に
電荷が流れ込みＢＬの電位は下がる。この降下電圧ΔＢ
Ｌはビツト線ＢＬの容量をＣＢｌキヤパシタＣの容量を
Ｃとすると、ΔＢＬ−Ｖ１？τ（Ｃｃ−Ｖｔｈ）である
。またＢＬの降下電圧ΔＶイは前述の説明．
− １で明らかなようにΔ↑−ｉΔＶＢＬとなる。
同図３に６１よ情報読出しを示す。この場合にはＮ１に
電流が流入しないため、ＢＬは変化しない。一ー
− １方ＢＬの電圧降下はΔｎ＝
ｎΔＢＬである。
電流が流入しないため、ＢＬは変化しない。一ー
− １方ＢＬの電圧降下はΔｎ＝
ｎΔＢＬである。
このように従来技術では、ＢＬ，ＢＬにあられれ１１Ｃ
る差電圧はΣΔＢＬ−Σ・σ丁ｃ訂Ｃｃ−Ｖｔｈ）であ
る。
る差電圧はΣΔＢＬ−Σ・σ丁ｃ訂Ｃｃ−Ｖｔｈ）であ
る。
次に本発明により蓄積された（２Ｖｃｃ−Ｖｔｈ）ＸＣ
の電荷を１００％利用して読出しを行う読出し方法を第
５図Ａ，ｂを使用して説明する。
の電荷を１００％利用して読出しを行う読出し方法を第
５図Ａ，ｂを使用して説明する。
（２Ｖｃｃ−Ｔｈ）ＸＣの電荷を１００％利用する為に
ＷＬが上昇する前のＢＬの充電電圧をＣｃ−Ｔｈ−αと
する。このαの電圧はＷＬがＶｃｃまで上昇した時、Ｑ
が常にオンとなる為に必要な電圧である。又、本読出し
方法の場合、ダミーセルは必ずしも必要でない。第５図
ｂの（２）に、６０゛情報読出しの例を示す。ＷＬが上
昇するとＮ１に電流が流れＢＬが下がる。この電圧降下
量ΔＶＢＬはＣ ΔＢＬ＝６Ｒ（ＶＣＣ−Ｖｔｈ−α） となる。
ＷＬが上昇する前のＢＬの充電電圧をＣｃ−Ｔｈ−αと
する。このαの電圧はＷＬがＶｃｃまで上昇した時、Ｑ
が常にオンとなる為に必要な電圧である。又、本読出し
方法の場合、ダミーセルは必ずしも必要でない。第５図
ｂの（２）に、６０゛情報読出しの例を示す。ＷＬが上
昇するとＮ１に電流が流れＢＬが下がる。この電圧降下
量ΔＶＢＬはＣ ΔＢＬ＝６Ｒ（ＶＣＣ−Ｖｔｈ−α） となる。
一方ｎは従来のようなダミーセルがないので電圧変化は
ない。（３）に″１″情報読出しを示す。この場合はＷ
ＬがＣｃとなるとＱがオンし、Ｎ１よりＢＬに電流が流
出するのでその電圧上昇は′ ？しＤ聾ν である。
ない。（３）に″１″情報読出しを示す。この場合はＷ
ＬがＣｃとなるとＱがオンし、Ｎ１よりＢＬに電流が流
出するのでその電圧上昇は′ ？しＤ聾ν である。
一方、ＢＬはダミーセルがない為電圧変化はない。この
ようにＢＬ，ＢＬの電圧差が６０１：：；瑯（″，：：
″．１弄−６｝［従来例と比較すると、セルに蓄積され
た電荷量の増加分がＢＬ，ＢＬの電圧差となつており、
蓄積された電荷が読出しに十分役立つている事を示して
いる。
ようにＢＬ，ＢＬの電圧差が６０１：：；瑯（″，：：
″．１弄−６｝［従来例と比較すると、セルに蓄積され
た電荷量の増加分がＢＬ，ＢＬの電圧差となつており、
蓄積された電荷が読出しに十分役立つている事を示して
いる。
本読出しの場合、６０１情報の読出しと１１１情報の読
出しでＢＬ，ＢＬの差電圧が異なるが、適当なダミーセ
ルを設ける事によりこれは等しくする事が可能である。
次にもう１つの読出し方法についての例を第６図Ａ，ｂ
に示す。
出しでＢＬ，ＢＬの差電圧が異なるが、適当なダミーセ
ルを設ける事によりこれは等しくする事が可能である。
次にもう１つの読出し方法についての例を第６図Ａ，ｂ
に示す。
本実施例では、ダミーセルの容量はメモリセルの容量と
同じにする。第６図ｂの（２）により６０”読出しを行
う場合を示す。ＢＬ，ＢＬをＶｃｃまで充電した後ＷＬ
，ＤＷＬをＣｃとするとＢＬ，ＢＬの降下電圧は等しく
ΔＢＬ＝Δｎ＝じ♀で１（Ｃｃ−Ｔｈ）である。その後
ＷＬをＳｓにすると更にＮ，に電流が流れこみＢＬの電
圧は更に降下する。
同じにする。第６図ｂの（２）により６０”読出しを行
う場合を示す。ＢＬ，ＢＬをＶｃｃまで充電した後ＷＬ
，ＤＷＬをＣｃとするとＢＬ，ＢＬの降下電圧は等しく
ΔＢＬ＝Δｎ＝じ♀で１（Ｃｃ−Ｔｈ）である。その後
ＷＬをＳｓにすると更にＮ，に電流が流れこみＢＬの電
圧は更に降下する。
最終的なＢＬＣの降下電圧はΔＶＢＬ＝ｃ＋ＣＢ（Ｃｃ
−Ｖｔｈ）−Ｃ− 一＋
Ｃｃである。
−Ｖｔｈ）−Ｃ− 一＋
Ｃｃである。
よつてＢＬ，ＢＬには。是。１ｃｃの電圧差ができる。
同図３にＴ読出しについて示す。ＷＬ，ＤＷＬがＣｃま
で上昇すると仔１の降下電圧はΔＶｉ＝σＶでｉ（Ｖｃ
ｃ−Ｔｈ）である。一方メモリセルのトランジスタＱは
ゲートにＣｃドレイン、ソースが２ｃｃ−Ｖｔｈ，ｃｃ
であるのでオフであり、電流は流れず、ＢＬの電圧変化
はない。次にＷＬがＶｃｃ−ＶｓｓとなつてもＮ１はＶ
ｃｃ→Ｖｔｈまでしか降下しないのでＱは依然としてオ
フであり、電流は流れないので、ＢＬは変化しな−
Ｃい。
で上昇すると仔１の降下電圧はΔＶｉ＝σＶでｉ（Ｖｃ
ｃ−Ｔｈ）である。一方メモリセルのトランジスタＱは
ゲートにＣｃドレイン、ソースが２ｃｃ−Ｖｔｈ，ｃｃ
であるのでオフであり、電流は流れず、ＢＬの電圧変化
はない。次にＷＬがＶｃｃ−ＶｓｓとなつてもＮ１はＶ
ｃｃ→Ｖｔｈまでしか降下しないのでＱは依然としてオ
フであり、電流は流れないので、ＢＬは変化しな−
Ｃい。
よつてＢＬ，ＢＬには？（Ｖｃｃ−Ｏ ラ
Ｃ＋ＣＢ ｔｈ）の電圧差ができる。
Ｃ＋ＣＢ ｔｈ）の電圧差ができる。
このような電圧差は従来例と比較するとセルに蓄積され
た電荷量の分だけ大きく、よつて蓄積された電荷は十分
役だつている事を示す。電圧差がついた後、センスアン
プを駆動し、電圧差をＶｃｃ又はＶｓｓに増幅した後、
ＷＬをＶｓｓ→Ｖｃｃとする゜ここで、ＷＬの落ちるタ
イミングはＷＬの上昇と同時に行つても問題ない。
た電荷量の分だけ大きく、よつて蓄積された電荷は十分
役だつている事を示す。電圧差がついた後、センスアン
プを駆動し、電圧差をＶｃｃ又はＶｓｓに増幅した後、
ＷＬをＶｓｓ→Ｖｃｃとする゜ここで、ＷＬの落ちるタ
イミングはＷＬの上昇と同時に行つても問題ない。
又、゛１”どｏ”情報の読出しにおいてＢＬ，ＢＬの電
圧差が異なるが、これはダミーセルの容量を変える事に
より等しくする事が可能である。第８図は本発明メモリ
セルを用いるメモリの要部の一例を示す。
圧差が異なるが、これはダミーセルの容量を変える事に
より等しくする事が可能である。第８図は本発明メモリ
セルを用いるメモリの要部の一例を示す。
ＢＬＩ，ＢＬ２・・・・・・はビツト線、ＷＬＩ，ＷＬ
２・・・・・・はワード線、ＷＬは前述のキヤパシタ電
極配線ＷＤはワードデコーダ、ＡＯ−Ａｎはアドレス信
号である。ワードデコーダの出力はワード線を駆動する
（詳しくはワードドライバを介して）が、本発明ではこ
の部分にゲートＧ，，Ｇ２を介在させ、これらのゲート
に前述した如く変化する信号ＷＤ，ＤＷＤ）さらにタイ
ミングのための信号φを与え、所望のＷＬ線電位を得る
。第７図はメモリセルのレイアウトを示し、ａは平面図
、ｂはＡ−Ａ線断面図である。この図でも他の図と同じ
部分には同じ符号を付してあり、そしてＣＷはコンタク
ト窓である。以上説明したようにメモリセルのキヤパシ
タ電極の電位を適当なタイミングで変化させる事により
メモリセルにより多くの電荷を蓄える事ができ、またそ
の結果、読出し時においても、より大きな電圧差をビツ
ト線に得る事ができ、読出し動作がより簡単となる。
２・・・・・・はワード線、ＷＬは前述のキヤパシタ電
極配線ＷＤはワードデコーダ、ＡＯ−Ａｎはアドレス信
号である。ワードデコーダの出力はワード線を駆動する
（詳しくはワードドライバを介して）が、本発明ではこ
の部分にゲートＧ，，Ｇ２を介在させ、これらのゲート
に前述した如く変化する信号ＷＤ，ＤＷＤ）さらにタイ
ミングのための信号φを与え、所望のＷＬ線電位を得る
。第７図はメモリセルのレイアウトを示し、ａは平面図
、ｂはＡ−Ａ線断面図である。この図でも他の図と同じ
部分には同じ符号を付してあり、そしてＣＷはコンタク
ト窓である。以上説明したようにメモリセルのキヤパシ
タ電極の電位を適当なタイミングで変化させる事により
メモリセルにより多くの電荷を蓄える事ができ、またそ
の結果、読出し時においても、より大きな電圧差をビツ
ト線に得る事ができ、読出し動作がより簡単となる。
第１図はダイナミツクメモリの要部回路図、第２図はメ
モリセルの説明図、第３図Ａ，ｂは本発明の一実施例で
あるメモリセルの構造及び基本的動作を説明する図、第
４図は従来のメモリセルの基本的な動作を説明する図、
第５，６図各Ａ，ｂは本発明の一実施例であるメモリセ
ルの構造及び読出し動作を説明する図、第７図Ａ，ｂは
本発明メモリセルの概略平面図および断面図、第８図は
本発明のメモリの要部回路図である。 図面でＣはキヤパシタ、Ｑはトランジスタ、ＷＬはワー
ド線、ＢＬはビツト線、ＭＣはメモリセル、１６はキヤ
パシタ電極であり、ＷＬは電極１６の電位を示す。
モリセルの説明図、第３図Ａ，ｂは本発明の一実施例で
あるメモリセルの構造及び基本的動作を説明する図、第
４図は従来のメモリセルの基本的な動作を説明する図、
第５，６図各Ａ，ｂは本発明の一実施例であるメモリセ
ルの構造及び読出し動作を説明する図、第７図Ａ，ｂは
本発明メモリセルの概略平面図および断面図、第８図は
本発明のメモリの要部回路図である。 図面でＣはキヤパシタ、Ｑはトランジスタ、ＷＬはワー
ド線、ＢＬはビツト線、ＭＣはメモリセル、１６はキヤ
パシタ電極であり、ＷＬは電極１６の電位を示す。
Claims (1)
- １ ワード線とビット線が複数配設され、キャパシタと
、該ワード線の電位によりオンオフし該キャパシタと該
ビット線との接続を開閉する選択トランジスタとを有す
るメモリセルが前記ワード線とビット線の交差部に配設
されてなる半導体記憶装置において、該選択トランジス
タが選択されて該ビット線が所定の高電位又は低電位に
なつた後、該キヤパシタの対向電極の電位を一旦立下げ
再度立上げるようにしたことを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55041810A JPS5948477B2 (ja) | 1980-03-31 | 1980-03-31 | 半導体記憶装置 |
| EP81301327A EP0037262B1 (en) | 1980-03-31 | 1981-03-27 | Semiconductor memory device |
| DE8181301327T DE3175320D1 (en) | 1980-03-31 | 1981-03-27 | Semiconductor memory device |
| IE716/81A IE52368B1 (en) | 1980-03-31 | 1981-03-30 | Semiconductor memory device |
| US06/249,702 US4409672A (en) | 1980-03-31 | 1981-03-31 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55041810A JPS5948477B2 (ja) | 1980-03-31 | 1980-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140591A JPS56140591A (en) | 1981-11-02 |
| JPS5948477B2 true JPS5948477B2 (ja) | 1984-11-27 |
Family
ID=12618663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55041810A Expired JPS5948477B2 (ja) | 1980-03-31 | 1980-03-31 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4409672A (ja) |
| EP (1) | EP0037262B1 (ja) |
| JP (1) | JPS5948477B2 (ja) |
| DE (1) | DE3175320D1 (ja) |
| IE (1) | IE52368B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| US4491936A (en) * | 1982-02-08 | 1985-01-01 | Mostek Corporation | Dynamic random access memory cell with increased signal margin |
| US4420822A (en) * | 1982-03-19 | 1983-12-13 | Signetics Corporation | Field plate sensing in single transistor, single capacitor MOS random access memory |
| JPS592365A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JP2765856B2 (ja) * | 1988-06-17 | 1998-06-18 | 株式会社日立製作所 | メモリ回路 |
| JP3369041B2 (ja) * | 1996-03-19 | 2003-01-20 | 富士通株式会社 | 半導体記憶装置 |
| ATE319884T1 (de) | 2000-10-11 | 2006-03-15 | Komatsu Utility Europe Spa | Kompaktlader mit kabine |
| US6906361B2 (en) * | 2002-04-08 | 2005-06-14 | Guobiao Zhang | Peripheral circuits of electrically programmable three-dimensional memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818713B2 (ja) * | 1975-06-12 | 1983-04-14 | 富士通株式会社 | キオクカイロ |
| US3986180A (en) * | 1975-09-22 | 1976-10-12 | International Business Machines Corporation | Depletion mode field effect transistor memory system |
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| US4028557A (en) * | 1976-05-21 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
| US4168536A (en) * | 1977-06-30 | 1979-09-18 | International Business Machines Corporation | Capacitor memory with an amplified cell signal |
| DE2739086C2 (de) * | 1977-08-30 | 1986-01-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS6044752B2 (ja) * | 1978-04-24 | 1985-10-05 | 日本電気株式会社 | ダイナミツクメモリ |
| JPS5545170A (en) * | 1978-09-26 | 1980-03-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Memory circuit |
-
1980
- 1980-03-31 JP JP55041810A patent/JPS5948477B2/ja not_active Expired
-
1981
- 1981-03-27 DE DE8181301327T patent/DE3175320D1/de not_active Expired
- 1981-03-27 EP EP81301327A patent/EP0037262B1/en not_active Expired
- 1981-03-30 IE IE716/81A patent/IE52368B1/en unknown
- 1981-03-31 US US06/249,702 patent/US4409672A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3175320D1 (en) | 1986-10-23 |
| IE810716L (en) | 1981-09-30 |
| EP0037262B1 (en) | 1986-09-17 |
| EP0037262A3 (en) | 1983-06-29 |
| IE52368B1 (en) | 1987-09-30 |
| EP0037262A2 (en) | 1981-10-07 |
| JPS56140591A (en) | 1981-11-02 |
| US4409672A (en) | 1983-10-11 |
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