JP2871040B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2871040B2 JP2871040B2 JP2237529A JP23752990A JP2871040B2 JP 2871040 B2 JP2871040 B2 JP 2871040B2 JP 2237529 A JP2237529 A JP 2237529A JP 23752990 A JP23752990 A JP 23752990A JP 2871040 B2 JP2871040 B2 JP 2871040B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積度の高い半導体記憶装置およびその製造
方法に関する。
方法に関する。
従来の技術 大容量の固定情報である文字フォンドデータ等を記憶
するための半導体記憶装置としてマスクプログラマブル
リードオンリーメモリー（以下マスクROMと略す。）が
ある。マスクROMは大容量の情報を安価に記憶するた
め、またコンパクトなパッケージに封止するため、その
チップサイズはできる限り小さく抑えることが必要であ
る。チップサイズに占める割合は、通常、メモリーセル
が約60％と最も大きいため、メモリーセルの面積をいか
に小さく抑えるかが最も重要である。
するための半導体記憶装置としてマスクプログラマブル
リードオンリーメモリー（以下マスクROMと略す。）が
ある。マスクROMは大容量の情報を安価に記憶するた
め、またコンパクトなパッケージに封止するため、その
チップサイズはできる限り小さく抑えることが必要であ
る。チップサイズに占める割合は、通常、メモリーセル
が約60％と最も大きいため、メモリーセルの面積をいか
に小さく抑えるかが最も重要である。
第３図に従来のマスクROMのメモリーセルの平面図を
示す。第３図においてコンタクトホール21はビット線22
とMOSトランジスタ26とを接続するためのものでビット
線は通常アルミニウムが用いられる。ゲート23,ノード2
4,ノード25は、それぞれ、MOSトランジスタ26のゲー
ト，ドレイン，ソースであり、ノード25は通常接地電位
VSSと接続される。通常、ビット線22は図示されていな
い電流検知回路と接続されている。
示す。第３図においてコンタクトホール21はビット線22
とMOSトランジスタ26とを接続するためのものでビット
線は通常アルミニウムが用いられる。ゲート23,ノード2
4,ノード25は、それぞれ、MOSトランジスタ26のゲー
ト，ドレイン，ソースであり、ノード25は通常接地電位
VSSと接続される。通常、ビット線22は図示されていな
い電流検知回路と接続されている。
第３図において、メモリー動作は次のように行なわれ
る。情報“1"と“0"の記憶は前記コンタクトホール21の
有無によって行なう。通常、コンタクトホールがある場
合が情報“1"に、ない場合が情報“0"に対応する。その
動作はまずゲート23が選択されてハイレベルとなる。そ
の結果、ビット線22はMOSトランジスタ26を介して接地
電位VSSに接続される。そのため、ビット線22には電流
が流れ、これを図示されていない電流検知回路で検知増
幅し出力“1"が確定する。一方、コンタクトホールがな
い場合にはゲート23が選択されMOSトランジスタ26がオ
ンしてもビット線からMOSトランジスタ26のソースであ
る接地電位に電流は流れない。これを電流検知回路で検
知増幅し、出力“0"が確定する。
る。情報“1"と“0"の記憶は前記コンタクトホール21の
有無によって行なう。通常、コンタクトホールがある場
合が情報“1"に、ない場合が情報“0"に対応する。その
動作はまずゲート23が選択されてハイレベルとなる。そ
の結果、ビット線22はMOSトランジスタ26を介して接地
電位VSSに接続される。そのため、ビット線22には電流
が流れ、これを図示されていない電流検知回路で検知増
幅し出力“1"が確定する。一方、コンタクトホールがな
い場合にはゲート23が選択されMOSトランジスタ26がオ
ンしてもビット線からMOSトランジスタ26のソースであ
る接地電位に電流は流れない。これを電流検知回路で検
知増幅し、出力“0"が確定する。
このようなメモリーセル１個を構成するのに要する平
面積は例えば最小寸法２μｍのプロセスを用い、ゲート
やコンタクトホールやビット線各部のプロセス合せ余裕
を1.0μｍとすると各メモリーセル１個当り必要な最小
面積は第４図に示すように６μｍ×８μｍ＝48μm2とな
る。
面積は例えば最小寸法２μｍのプロセスを用い、ゲート
やコンタクトホールやビット線各部のプロセス合せ余裕
を1.0μｍとすると各メモリーセル１個当り必要な最小
面積は第４図に示すように６μｍ×８μｍ＝48μm2とな
る。
発明が解決しようとする課題 従来の技術は半導体基板上に形成されたMOSトランジ
スタのドレインとビット線間のコンタクトホールの有無
で１ビットのメモリーセルを構成していた。このような
構成では１ビット毎にコンタクトホールとドレイン領域
のプロセス合せ余裕やコンタクトホールとゲートとのプ
ロセス合せ余裕さらにはドレイン間の素子分離が必要と
なるため、大容量の記憶装置のためには大きなチップサ
イズが必要となり、コスト増加や歩留り低下を招く。し
たがって、大容量化に適したメモリーセルの形成が課題
である。
スタのドレインとビット線間のコンタクトホールの有無
で１ビットのメモリーセルを構成していた。このような
構成では１ビット毎にコンタクトホールとドレイン領域
のプロセス合せ余裕やコンタクトホールとゲートとのプ
ロセス合せ余裕さらにはドレイン間の素子分離が必要と
なるため、大容量の記憶装置のためには大きなチップサ
イズが必要となり、コスト増加や歩留り低下を招く。し
たがって、大容量化に適したメモリーセルの形成が課題
である。
従来のメモリーセル面積は１個のコンタクトホールを
基本とし、その周りの拡散層と隣接セルとの分離および
アクセスするトランジスタのゲートが必要であった。メ
モリーセルの基本単位は従来例ではコンタクトホールで
あり、その周りの部分はセル面積としては余分なもので
ある。したがって原理的にはコンタクトホール周りの拡
散層および分離のような余分な部分を共有化して１個当
りのセル面積を減少しようとするものである。
基本とし、その周りの拡散層と隣接セルとの分離および
アクセスするトランジスタのゲートが必要であった。メ
モリーセルの基本単位は従来例ではコンタクトホールで
あり、その周りの部分はセル面積としては余分なもので
ある。したがって原理的にはコンタクトホール周りの拡
散層および分離のような余分な部分を共有化して１個当
りのセル面積を減少しようとするものである。
課題を解決するための手段 本発明では、PN接合面積の種類により情報を記憶する
ようにし、その場合のメモリセル面積はPN接合の面積と
マスク合せ余裕を加え合せたものできまり、したがっ
て、セル面積は小さくすることができる。すなわち、半
導体基板上に複数種類のPN接合面積よりなる複数個のダ
イオードと複数の配線を形成し、これら配線間の接続は
前記ダイオードを介して行なわれており、PN接合面積に
よって変化する電流を、別に設けられた電流の検知のた
めの手段によって、少なくとも一つの前記配線を流れる
電流量として検知，弁別できるようにした。
ようにし、その場合のメモリセル面積はPN接合の面積と
マスク合せ余裕を加え合せたものできまり、したがっ
て、セル面積は小さくすることができる。すなわち、半
導体基板上に複数種類のPN接合面積よりなる複数個のダ
イオードと複数の配線を形成し、これら配線間の接続は
前記ダイオードを介して行なわれており、PN接合面積に
よって変化する電流を、別に設けられた電流の検知のた
めの手段によって、少なくとも一つの前記配線を流れる
電流量として検知，弁別できるようにした。
作用 本発明によればコンタクトホール部のダイオードに流
れる順方向電流の有無により、さらに加えて順方向電流
の大きさにより同一コンタクト部に複数の情報を記憶す
ることができ、チップサイズの小さな半導体記憶装置が
得られる。
れる順方向電流の有無により、さらに加えて順方向電流
の大きさにより同一コンタクト部に複数の情報を記憶す
ることができ、チップサイズの小さな半導体記憶装置が
得られる。
実施例 本発明の実施例を第１図に示す。第１図において、M1
ないしM4は、それぞれ、メモリーセル、１および２はそ
れぞれワード線WL1とWL2、３および４は、それぞれ、ビ
ット線BL1，BL2、５ないし７は、それぞれ、メモリーセ
ルM1ないしM4を構成するためのビット線とワード線とを
接続するコンタクトホールである。第２図には第１図の
メモリーセルM1のＡ−Ａ′に沿った断面図を示す。第２
図において、10はｐ型基板、11はn+拡散層でワード線WL
1、12は高濃度ｐ型（p+）領域、13はアルミニウム配線
でビット線BL1、14は高濃度ｎ型（n+）拡散層11とアル
ミニウム13とを絶縁するための層間膜、15はn+拡散層11
とp+領域12との間に形成されるPN接合である。
ないしM4は、それぞれ、メモリーセル、１および２はそ
れぞれワード線WL1とWL2、３および４は、それぞれ、ビ
ット線BL1，BL2、５ないし７は、それぞれ、メモリーセ
ルM1ないしM4を構成するためのビット線とワード線とを
接続するコンタクトホールである。第２図には第１図の
メモリーセルM1のＡ−Ａ′に沿った断面図を示す。第２
図において、10はｐ型基板、11はn+拡散層でワード線WL
1、12は高濃度ｐ型（p+）領域、13はアルミニウム配線
でビット線BL1、14は高濃度ｎ型（n+）拡散層11とアル
ミニウム13とを絶縁するための層間膜、15はn+拡散層11
とp+領域12との間に形成されるPN接合である。
本実施例におけるメモリー動作は以下のように行なわ
れる。アドレスが入力され、行列各デコーダによりワー
ド線とビット線が選択される。いま、ワード線WL1が、
ビット線BL1が選択された場合を考えると、まず、ワー
ド線選択により選択ワード線WL1のみローレベル、非選
択ワード線WL2はハイレベルとなる。次にビット線選択
により選択ビット線BL1はハイレベルに、非選択ビット
線BL2はローレベルとなる。そのとき、メモリーセルM1
は、コンタクトホールと順方向接続されたPN接合を介し
て、ビット線BL1とワード線WL1が低インピーダンスで接
続されるため、ビット線BL1からワード線WL1へ電流IM1
が流れる。一方、メモリーセルM2はビット線BL2とワー
ド線WL1がともにローレベルのため、ビット線BL2からワ
ード線WL1には電流は流れない。また、メモリーセルM1
を介してWL1に流れこむ電流により、ワード線WL1の電位
がビット線BL2の電位より上昇しても、PN接合が逆方向
接続になるため、メモリーセルM1での電流IM1がメモリ
ーセルM2に逆流することもない。また、メモリーセル
M3，M4は、ワード線WL2がハイレベルのため、ビット線B
L1あるいはBL2からワード線WL2に流れこむ電流はない。
結局、選択されたメモリーセルM1でのみ電流が流れるこ
とになり、この流れる電流を図示されていない電流検知
回路で検知増幅することにより出力が得られる。次に、
メモリーセルM2，M3，M4が選択される場合をみると、メ
モリーセルM2とM3が選択された場合とは、それぞれ、コ
ンタクトホール6,7を介して、電流IM2，IM3が流れる。
メモリーセルM4が選択された場合にはコンタクトホール
がないため電流は流れない。ここでメモリーセルM1〜M3
に流れる電流はそれぞれのコンタクトホール部に形成さ
れるPN接合の面積によって変化する。したがって第１図
のようにコンタクトホール5,6,7の面積が、例えば、3:
2:1になっている場合、メモリーセルに流れる電流IM1：
IM2：IM3≒3:2:1のようにコンタクトホールの大きさで
制御できる。すなわち、４種類のコンタクトホールの大
きさを備えることで、メモリーセルM1ないしM4の４つの
メモリーセルのそれぞれに４種類のデータを格納でき
る、すなわち、１つのメモリーセルで２ビット分の４種
類のデータ（0,0），（0,1），（1,0），（1,1）を格納
できる。このとき、従来例の第３図と同じように最小寸
法を２μｍとすると、一つのメモリーセルに要する面積
は、本実施例では、10μｍ×６μｍ＝60μm2となり、１
ビット分の面積はさらに1/2の30μm2になる。尚、本実
施例では、４種類のコンタクトホールの場合であるが、
本発明は４種類に限定されるものではない。また第２図
の断面図において、Ｐ形基板に基づいて説明したが、本
発明はこれに限定されるものではないことは明らかであ
る。また、本実施例においてはコンタクトホール5,6,7
の大きさの比が3:2:1で示されているが、これは流れる
電流の差を検出できる大きさの違いがあるだけで十分で
あり、特にこの大きさの比に固定されるものではない。
れる。アドレスが入力され、行列各デコーダによりワー
ド線とビット線が選択される。いま、ワード線WL1が、
ビット線BL1が選択された場合を考えると、まず、ワー
ド線選択により選択ワード線WL1のみローレベル、非選
択ワード線WL2はハイレベルとなる。次にビット線選択
により選択ビット線BL1はハイレベルに、非選択ビット
線BL2はローレベルとなる。そのとき、メモリーセルM1
は、コンタクトホールと順方向接続されたPN接合を介し
て、ビット線BL1とワード線WL1が低インピーダンスで接
続されるため、ビット線BL1からワード線WL1へ電流IM1
が流れる。一方、メモリーセルM2はビット線BL2とワー
ド線WL1がともにローレベルのため、ビット線BL2からワ
ード線WL1には電流は流れない。また、メモリーセルM1
を介してWL1に流れこむ電流により、ワード線WL1の電位
がビット線BL2の電位より上昇しても、PN接合が逆方向
接続になるため、メモリーセルM1での電流IM1がメモリ
ーセルM2に逆流することもない。また、メモリーセル
M3，M4は、ワード線WL2がハイレベルのため、ビット線B
L1あるいはBL2からワード線WL2に流れこむ電流はない。
結局、選択されたメモリーセルM1でのみ電流が流れるこ
とになり、この流れる電流を図示されていない電流検知
回路で検知増幅することにより出力が得られる。次に、
メモリーセルM2，M3，M4が選択される場合をみると、メ
モリーセルM2とM3が選択された場合とは、それぞれ、コ
ンタクトホール6,7を介して、電流IM2，IM3が流れる。
メモリーセルM4が選択された場合にはコンタクトホール
がないため電流は流れない。ここでメモリーセルM1〜M3
に流れる電流はそれぞれのコンタクトホール部に形成さ
れるPN接合の面積によって変化する。したがって第１図
のようにコンタクトホール5,6,7の面積が、例えば、3:
2:1になっている場合、メモリーセルに流れる電流IM1：
IM2：IM3≒3:2:1のようにコンタクトホールの大きさで
制御できる。すなわち、４種類のコンタクトホールの大
きさを備えることで、メモリーセルM1ないしM4の４つの
メモリーセルのそれぞれに４種類のデータを格納でき
る、すなわち、１つのメモリーセルで２ビット分の４種
類のデータ（0,0），（0,1），（1,0），（1,1）を格納
できる。このとき、従来例の第３図と同じように最小寸
法を２μｍとすると、一つのメモリーセルに要する面積
は、本実施例では、10μｍ×６μｍ＝60μm2となり、１
ビット分の面積はさらに1/2の30μm2になる。尚、本実
施例では、４種類のコンタクトホールの場合であるが、
本発明は４種類に限定されるものではない。また第２図
の断面図において、Ｐ形基板に基づいて説明したが、本
発明はこれに限定されるものではないことは明らかであ
る。また、本実施例においてはコンタクトホール5,6,7
の大きさの比が3:2:1で示されているが、これは流れる
電流の差を検出できる大きさの違いがあるだけで十分で
あり、特にこの大きさの比に固定されるものではない。
発明の効果 本発明によれば１個当りのメモリーセルサイズを従来
の60％程度に減少できる。マスクROMのような半導体記
憶装置ではメモリーセル部の占有する割合が全チップ面
積の60％程度あり、メモリーセルの小型化の効果はコス
トおよび製造歩留りに大きな効果をもたらす。
の60％程度に減少できる。マスクROMのような半導体記
憶装置ではメモリーセル部の占有する割合が全チップ面
積の60％程度あり、メモリーセルの小型化の効果はコス
トおよび製造歩留りに大きな効果をもたらす。
第１図は本発明の実施例装置を示す要部平面図、第２図
は本発明の実施例装置を示す要部断面図、第３図および
第４図は従来例装置を示す要部平面図である。 １……ワード線WL1、２……ワード線WL2、３……ビット
線BL1、４……ビット線BL2、5,6,7,21……コンタクトホ
ール、10……ｐ形基板、11……n+拡散層（ワード線）、
12……p+領域、13……アルミニウム（ビット線）、14…
…層間膜、15……PN接合、22……ビット線、23……ゲー
ト、24……ノード、25……ノード、26……MOSトランジ
スタ。
は本発明の実施例装置を示す要部断面図、第３図および
第４図は従来例装置を示す要部平面図である。 １……ワード線WL1、２……ワード線WL2、３……ビット
線BL1、４……ビット線BL2、5,6,7,21……コンタクトホ
ール、10……ｐ形基板、11……n+拡散層（ワード線）、
12……p+領域、13……アルミニウム（ビット線）、14…
…層間膜、15……PN接合、22……ビット線、23……ゲー
ト、24……ノード、25……ノード、26……MOSトランジ
スタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/112 H01L 21/8246
Claims (2)
- 【請求項１】半導体基板上に、複数の第１の配線と、前
記複数の第１の配線と交差する複数の第２の配線と、前
記複数の第１の配線と前記複数の第２の配線の交点に形
成され配線間を接続する複数のダイオードを含む複数の
メモリーセルと、前記複数のメモリセルのうち外部から
入力されたアドレスに従って選択されたメモリセルのみ
においてダイオードが順方向電圧が印加されるよう、前
記複数の第１の配線と前記複数の第２の配線に電圧を印
加する電圧印加手段と、前記複数の第１の配線のうち選
択されたメモリセルに接続される配線から、選択された
メモリセルを介して、前記複数の第２の配線のうち選択
されたメモリセルに接続される配線に流れる電流を検知
する電流検知手段とを備え、前記複数のダイオードは、
それぞれ異なった電流量に対応する複数種類から構成さ
れ、前記電流検知手段は前記それぞれ異なった電流量を
弁別することを特徴とする半導体記憶装置。 - 【請求項２】複数種類のダイオードはそれぞれ異なった
PN接合面積を有することを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237529A JP2871040B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237529A JP2871040B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116972A JPH04116972A (ja) | 1992-04-17 |
| JP2871040B2 true JP2871040B2 (ja) | 1999-03-17 |
Family
ID=17016685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237529A Expired - Fee Related JP2871040B2 (ja) | 1990-09-07 | 1990-09-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871040B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
| JP4907916B2 (ja) * | 2005-07-22 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
-
1990
- 1990-09-07 JP JP2237529A patent/JP2871040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04116972A (ja) | 1992-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |