JPWO2002082460A1 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置 Download PDFInfo
- Publication number
- JPWO2002082460A1 JPWO2002082460A1 JP2002580340A JP2002580340A JPWO2002082460A1 JP WO2002082460 A1 JPWO2002082460 A1 JP WO2002082460A1 JP 2002580340 A JP2002580340 A JP 2002580340A JP 2002580340 A JP2002580340 A JP 2002580340A JP WO2002082460 A1 JPWO2002082460 A1 JP WO2002082460A1
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- mos transistor
- memory device
- local bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000001514 detection method Methods 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 67
- 230000003321 amplification Effects 0.000 abstract description 66
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 34
- AUWFXYNRJHALTA-CCMAZBEPSA-N (2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-amino-5-(diaminomethylideneamino)pentanoyl]amino]-5-(diaminomethylideneamino)pentanoyl]amino]-3-(1h-indol-3-yl)propanoyl]amino]-3-(1h-indol-3-yl)propanoyl]amino]-5-(diaminomethylideneamino)pentanoyl]amin Chemical compound C([C@H](NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](CC=1C2=CC=CC=C2NC=1)NC(=O)[C@H](CC=1C2=CC=CC=C2NC=1)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](CCCNC(N)=N)N)C(O)=O)C1=CC=CC=C1 AUWFXYNRJHALTA-CCMAZBEPSA-N 0.000 description 31
- 101100482664 Arabidopsis thaliana ASA1 gene Proteins 0.000 description 31
- 101100216036 Oryza sativa subsp. japonica AMT1-1 gene Proteins 0.000 description 31
- 101100076556 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MEP1 gene Proteins 0.000 description 31
- 101150077112 amt1 gene Proteins 0.000 description 31
- 108010090953 subunit 1 GABA type B receptor Proteins 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- MXEIKUWMKSYEII-UHFFFAOYSA-N (+)-GB-1b Natural products C1=CC(O)=CC=C1C1OC2=C(C3C(C4=C(O)C=C(O)C=C4OC3C=3C=CC(O)=CC=3)=O)C(O)=CC(O)=C2C(=O)C1 MXEIKUWMKSYEII-UHFFFAOYSA-N 0.000 description 10
- MXEIKUWMKSYEII-DETITRACSA-N GB1a Natural products C1=CC(O)=CC=C1[C@H]1OC2=C([C@H]3C(C4=C(O)C=C(O)C=C4O[C@@H]3C=3C=CC(O)=CC=3)=O)C(O)=CC(O)=C2C(=O)C1 MXEIKUWMKSYEII-DETITRACSA-N 0.000 description 10
- KCJRWGDYENMTQI-ICFYVMMKSA-N (2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-[[(2s)-2-amino-3-(1h-imidazol-5-yl)propanoyl]amino]-5-(diaminomethylideneamino)pentanoyl]amino]-5-(diaminomethylideneamino)pentanoyl]amino]-3-(1h-indol-3-yl)propanoyl]amino]-3-(1h-indol-3-yl)propanoyl]am Chemical compound C([C@H](N)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)N[C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CC=1C=CC=CC=1)C(O)=O)C1=CNC=N1 KCJRWGDYENMTQI-ICFYVMMKSA-N 0.000 description 7
- 101100512864 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MEP2 gene Proteins 0.000 description 7
- 101150029609 amt2 gene Proteins 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 101100367244 Arabidopsis thaliana SWA1 gene Proteins 0.000 description 3
- 101100516714 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NMD2 gene Proteins 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101150098716 SWA2 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101100520452 Arabidopsis thaliana PMD2 gene Proteins 0.000 description 1
- 102100029234 Histone-lysine N-methyltransferase NSD2 Human genes 0.000 description 1
- 102100029235 Histone-lysine N-methyltransferase NSD3 Human genes 0.000 description 1
- 101000634048 Homo sapiens Histone-lysine N-methyltransferase NSD2 Proteins 0.000 description 1
- 101000634046 Homo sapiens Histone-lysine N-methyltransferase NSD3 Proteins 0.000 description 1
- 101150089655 Ins2 gene Proteins 0.000 description 1
- 206010023203 Joint destruction Diseases 0.000 description 1
- 101150087845 PMD1 gene Proteins 0.000 description 1
- 101100072652 Xenopus laevis ins-b gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- KEYDJKSQFDUAGF-YIRKRNQHSA-N prostaglandin D2 ethanolamide Chemical compound CCCCC[C@H](O)\C=C\[C@@H]1[C@@H](C\C=C/CCCC(=O)NCCO)[C@@H](O)CC1=O KEYDJKSQFDUAGF-YIRKRNQHSA-N 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
本発明の半導体不揮発性記憶装置は、メモリセルで直接駆動するのはローカルビット線までとする。そして、ローカルビット線の出力は、別途設けた信号増幅トランジスタのゲート電極で受け、負荷容量の大きなグローバルビット線の駆動は、信号増幅トランジスタで行なう構成とする。メモリセルよりも駆動力を高くした増幅トランジスタでグローバルビット線の寄生容量を駆動するので、メモリセルに格納された情報の高速読出しが可能となる。そのため、マイクロコンピュータ等を制御するためのプログラム・コードを格納する用途に用いて、システム性能の向上が図れる。
Description
技術分野
本発明は半導体不揮発性記憶装置に係り、特に高速読み出し動作を可能とする半導体不揮発性記憶装置に関する。
背景技術
半導体不揮発性記憶装置は、電源を切っても情報が揮発しないという特徴がある。これまでは、音声や映像情報を蓄積するためのストレージ用途として使われてきた。そして、高集積性、不揮発性を最大の特徴として発展してきた。近年、半導体不揮発性記憶装置の中でも高速動作に優れる「ＮＯＲ型構成」のものが携帯電話のプログラム格納等にも供されており、その市場は急速に拡大している。
図１は、ＮＯＲ型構成の回路図である。ここでは、メモリセルアレイ領域ＣＡ内の２本のローカルビット線ＬＢ１とＬＢ２だけを取り出してある。ソース・ドレイン経路が直列に接続された各列のメモリセルの拡散層共通部分は、一つおきにそれぞれのローカルビット線ＬＢ１，ＬＢ２と接続される。残る拡散層共通部分は、全てメモリソース端子ＶＳＭに接続される。通常、メモリソース端子ＶＳＭの電位は０Ｖとする。メモリセルを選択するワード線は、ここではＷ０１からＷ３２までの３２本とする。
ここで、例えばローカルビット線ＬＢ１に接続されたメモリセルから格納情報を読み出す手順を述べる。選択信号線ＳＷＡ１に正電位を印加し、選択トランジスタＳＴ１を オン状態にする。グローバルビット線ＧＢ１を通じてローカルビット線ＬＢ１をプリチャージする。そして、所望のワード線（Ｗ０１からＷ３２）の電位を上げて選択する。例えば、ワード線Ｗ０１を選択すれば、メモリセルＭＣ０１の格納情報を読み出すことが出来る。ゲート電位が上昇したメモリセルＭＣ０１に格納されている情報が“０”の場合、即ち、メモリセルＭＣ０１のしきい値が高い場合にはメモリセルＭＣ０１はオン状態にならず、プリチャージ電位は変化しない。一方、格納情報が“１”の場合、即ち、メモリセルＭＣ０１のしきい値が低い場合はオン状態になり、ローカルビット線ＬＢ１の電位は、メモリセルＭＣ０１を通じてメモリソース端子ＶＳＭへ放電される。この電位変化が情報としてグローバルビット線ＧＢ１に流れ、センスアンプＳＡ１で検出される。
センスアンプは様々な方式があるが、ここでは良く知られたシングルエンド型のセンスアンプを示してある。このセンスアンプＳＡ１は、２個のインバータＩＮＶ１，ＩＮＶ２と、トランジスタＮＭと、負荷抵抗ＲＥＧとから構成される。通常、ローカルビット線ＬＢ１，ＬＢ２は抵抗の低い金属配線で形成されるため、他の不揮発性記憶装置と比較すると寄生抵抗が少ない。したがって、この方式のセンスアンプは半導体不揮発性記憶装置の中では、高速読み出しに最も適している。なお、センスアンプＳＡ１の動作については、後述する図３の本発明の実施例において説明する。
図２は、図１に示した回路構成の平面レイアウト図である。図２において、参照符号ＣＡはメモリセルアレイ領域であり、ＳＴ１Ｇ，ＳＴ２Ｇはグローバルビット線ＧＢ１からローカルビット線ＬＢ１，ＬＢ２への信号線路をそれぞれ接続する選択トランジスタＳＴ１，ＳＴ２のゲート電極、すなわち図１の選択信号線ＳＷＡ１，ＳＷＡ２に対応する。ＶＩＡ１はゲート電極または拡散層と第１層目の金属配線層とを接続するコンタクト孔であり、例えばローカルビット線ＬＢ１，ＬＢ２とメモリセルのドレイン拡散層領域とを接続する層間のビアホールである。また、ＶＩＡ２は第１層目の金属配線と第２層目の金属配線とを接続するコンタクト孔であり、例えばグローバルビット線ＧＢ１とローカルビット線ＬＢ１，ＬＢ２とを接続する層間のビアホールである。なお、センスアンプ部分のレイアウトは省略してある。
ローカルビット線ＬＢ１への信号線路を接続する場合には、選択信号線ＳＷＡ１に電圧を印加し、ローカルビット線ＬＢ２への信号線路を接続する場合には、選択信号線ＳＷＡ２に電圧を印加する。ＶＳＳＣＯＭは、メモリセルのソース拡散領域であり、共通に接続されてメモリソース端子ＶＳＭより電位が与えられる。通常、０Ｖである。
プログラム格納用途は、ストレージ用途とは異なり、高速で動作する論理回路に応じて速やかに情報を出力することが求められる。上記高速読み出しに適したＮＯＲ型構成であっても、現状の論理回路の動作速度に追随するのは難しい。これは、不揮発性記憶素子（以下、「メモリセルまたはメモリセルトランジスタ」と称する）のオン電流が小さいために、信号配線に寄生する負荷容量を高速に駆動できないことが原因である。
プログラムを格納している半導体不揮発性記憶装置が、演算処理装置の動作速度に追随して情報を提供できない限り、システムの性能は向上し得ない。システム運転準備として、半導体不揮発性記憶装置に格納した情報を、別の高速記憶装置に読み出しておく方法も考えられる。しかし、前述の携帯機器等では、装置が大きくなる或いはコスト上昇を招く等の問題に繋がってしまい、決して得策ではない。
そこで、本発明の目的は、読み出し速度を改善して高速なプログラム読み出しに供することができ携帯機器等の用途に好適な半導体不揮発性記憶装置を提供することである。
発明の開示
本発明に係る半導体不揮発性記憶装置は、読出し時にメモリセルにより駆動するのはローカルビット線までとし、ローカルビット線の出力は別途設けた信号増幅トランジスタのゲートで受け、この信号増幅トランジスタにより負荷容量の大きなグローバルビット線を駆動するように構成することを特徴とする。
すなわち、メモリセルの出力端子を、そのメモリセル近傍に設置した信号増幅トランジスタのゲート電極に直接入力し、信号検出回路すなわちセンスアンプへは、この信号増幅トランジスタから出力される電流を信号として送り込む構成である。このように構成することにより、従来、メモリセルのオン電流で駆動してきたグローバルビット線の寄生容量を、メモリセルよりも駆動力を高く設定した高増幅トランジスタで駆動するので、メモリセルに格納された情報の高速読み出しが可能となる。なお、信号増幅トランジスタが駆動できる寄生容量は、メモリセルが駆動できる負荷容量よりも大きく設定することは勿論である。
発明を実施するための最良の形態
以下、本発明に係る半導体不揮発性記憶装置の好適な実施例について、添付図面を参照しながら詳細に説明する。
＜実施例１＞
図３は、本発明に係る半導体不揮発性記憶装置の一実施例を示す回路図である。従来技術の図１に倣い、ローカルビット線ＬＢ１，ＬＢ２の２本だけ示す。図面が煩雑になるのを防ぐため、メモリセルは４個だけの記載としたが、この個数をもって発明を限定するものではない。なお、図１と同様の構成部分には同じ参照符号を付してある。また、以下の説明において、端子名を表わす記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
ローカルビット線ＬＢ１は、選択トランジスタＳＴ１のドレイン拡散層に接続されるとともに、信号増幅トランジスタＡＭＴ１のゲート電極にも接続されている。信号増幅トランジスタＡＭＴ１のドレインは電源供給端子ＶＣＣに接続され、ソースはグローバルビット線ＧＢ１に接続される。
読み出し動作を説明する。選択トランジスタＳＴ１をオン状態にし、グローバルビット線ＧＢ１からローカルビット線ＬＢ１をプリチャージする。ここではその電位を１Ｖとする。続いて、選択トランジスタＳＴ１をオフ状態にし、ローカルビット線ＬＢ１を１Ｖに保持する。その後、グローバルビット線ＧＢ１を０Ｖに再設定する。所望のワード線を選択して、メモリセルに格納した情報を読み出す。例えば、ワード線Ｗ０１を選択して、メモリセルＭＣ０１の格納情報を読む場合を説明する。
メモリセルＭＣ０１のしきい値がワード線に印加した読出し電圧よりも高い場合（これを‘Ｈ’とする）、プリチャージしたローカルビット線ＬＢ１の電位は放電されることなく保持される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電圧もプリチャージ電圧の１Ｖに保持される。信号増幅トランジスタＡＭＴ１には電源供給はされておらず、ただオン状態にあるだけである。当然、電流は流れていない。この段階で、電源供給端子ＶＣＣに正電圧、例えば１Ｖを印加すると、信号増幅トランジスタＡＭＴ１を介して電源ＶＣＣからグローバルビット線ＧＢ１に電流が流れる。当初、０Ｖになっていたグローバルビット線ＧＢ１は、電源ＶＣＣから電流供給を受け、その電位は０Ｖから１Ｖに向けて上昇する。これをセンスアンプＳＡ１にて検出する。センスアンプＳＡ１の動作は後述する。
メモリセルＭＣ０１のしきい値が、ワード線に印加した読出し電圧よりも低い場合（これを‘Ｌ’とする）、プリチャージしたローカルビット線ＬＢ１の電位はメモリセルＭＣ０１を通じて放電される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電圧は０Ｖに落ちる。信号増幅トランジスタＡＭＴ１には電源供給されていないが、オフ状態にある。この段階で電源供給端子ＶＣＣに正電圧、たとえば１Ｖを印加しても、電源ＶＣＣからグローバルビット線ＧＢ１へは電流が流れない。当初、０Ｖになっていたグローバルビット線ＧＢ１は、そのまま０Ｖを維持するのみである。
なお、ローカルビット線ＬＢ２に接続されたメモリセルから格納情報を読み出す場合も同様にすればよい。これ以降の実施例においても、ローカルビット線ＬＢ２に接続されたメモリセルについては同様なので説明は省略する。
センスアンプＳＡ１としては、従来例と同様に、よく知られた図１に示した構成のシングルエンド型の増幅器を用いた、信号検出例を説明する。メモリセルＭＣ０１が‘Ｈ’だった場合、グローバルビット線ＧＢ１は１Ｖである。インバータＩＮＶ１は１Ｖを入力として受け、反転出力０Ｖを出す。それはトランジスタＮＭのゲート電極に入力されているので、トランジスタＮＭはオフ状態になる。したがって、電源ＶＤＤから負荷抵抗ＲＥＧを介して常時供給されている電流がインバータＩＮＶ２に入力され、インバータＩＮＶ２の反転出力は０Ｖとなり、出力端子ＯＵＴからは０Ｖが出力される。メモリセルＭＣ０１が‘Ｌ’だった場合は、これと逆の状態になるので、インバータＩＮＶ１の出力は電源電圧ＶＤＤとなり、トランジスタＮＭはオン状態になる。負荷抵抗ＲＥＧを介した電流は、トランジスタＮＭを介して信号増幅トランジスタＡＭＴ１へと流れ込んでチャージシェアを起こし、一定時間はインバータＩＮＶ２への入力電位が回復しない。したがって、この時のＩＮＶ２からの反転出力は電源電圧ＶＤＤとなり、出力端子ＯＵＴからは電圧ＶＤＤが出力される。これが格納情報読出しの原理である。
通常、グローバルビット線（ここではＧＢ１に相当）に現れる信号伝播は、メモリセルの電流による充放電によるものである。この電流が小さいと、グローバルビット線の信号変位速度は遅くなる。高速に応答するためには、電流を大きくすることが基本となる。制御ゲートを介して駆動する上、ゲート酸化膜が１２乃至８ナノメートルの厚さを有するメモリセルでは、大きな電流を流すのは困難である。
本発明の特徴は、メモリセルの小さなオン電流を用いて駆動する負荷容量をローカルビット線までに留め、メモリセルよりもゲート酸化膜が薄くて電流を大きく取れる通常のＭＯＳトランジスタを用いてグローバルビット線を駆動する構成としたことにある。選択トランジスタＳＴ１，ＳＴ２は、高い書込み電圧を直接制御するが、最も高い消去電圧を制御する用途にも供される場合が殆どである。メモリセルのゲート酸化膜は、消去動作時にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラー・ノルドハイム）トンネル電流を流すため、選択トランジスタＳＴ１，ＳＴ２ほど厚くすることはできない。信号増幅トランジスタＡＭＴ１，ＡＭＴ２は駆動力を優先するため、ゲート酸化膜は動作時の印加電圧に耐えられる限り薄くする必要がある。したがって、これら３種類のゲート酸化膜厚の関係は、
選択トランジスタ＞メモリセル＞信号増幅トランジスタ、
の順番に設定する。
補足として、図３におけるメモリセルの書換動作をメモリセルＭＣ０１を例に説明する。ここでは、‘Ｌ’状態を消去、‘Ｈ’状態を書込みと定義する。消去は制御ゲート電極に負電圧を印加して、浮遊ゲート電極に蓄積された負電荷を基板方向に放出させる。これは間接トンネル電流（ＦＮ電流）を用いて行なう。書込みにはホットエレクトロン注入を用いる。
まず、制御ゲート電極に１０Ｖを印加する。続いて、メモリセルのドレイン拡散層に電圧を印加する。その電圧は概ね５Ｖであり、信号増幅トランジスタＡＭＴ１から選択トランジスタＳＴ１を介して供給する。ワード線Ｗ０１、即ち制御ゲートに１０Ｖを印加したメモリセルＭＣ０は高バイアス状態でオンになり、発生するホットエレクトロンの注入により‘Ｈ’状態へ変化、即ち書込みが起こる。
この時、信号増幅トランジスタＡＭＴ１の拡散層の内、グローバルビット線ＧＢ１に続された側にも５Ｖが印加され、そのゲート電極にも５Ｖが印加される。信号増幅トランジスタＡＭＴ１は、低電圧入力時（読出し電圧１Ｖ）での負荷駆動力を高めた構造であるため、耐圧が低いのはやむを得ない。電源供給端子ＶＣＣをオープンにしておけば、ゲート電極にかかる電圧と電源供給端子ＶＣＣ側の電位差は、瞬間的には最大で５Ｖになる。これでは、ゲート酸化膜の絶縁破壊が起こる懸念がある。そこで、グローバルビット線ＧＢ１へ書込み電圧を印加するのと同じタイミングで、電源供給端子ＶＣＣおよび信号増幅トランジスタＡＭＴ１のウエルにも５Ｖを印加する。そうすれば、ゲート酸化膜に掛かる電界は０になり、絶縁破壊から逃れられる。以降、但し書きの無い限り、書換方法はここで説明した「ホットエレクトロン注入・ＦＮ放出」を前提とする。図３の構成は、書込み電位供給線と読出しビット線を兼用できるため、アレイ面積が小さくなる利点がある。
図４は、図３に示した回路構成の平面レイアウト図である。なお、従来例の図２と同様にセンスアンプ部分のレイアウトは省略してある。図２で示した従来例のＮＯＲ型構成との違いは、信号増幅トランジスタＡＭＴ１，ＡＭＴ２用のゲート電極ＡＭＴ１Ｇ，ＡＭＴ２Ｇを付設してあることである。
図４において、参照符号ＧＢＢはグローバルビット線ＧＢ１用の第２層目の電極配線を示し、このグローバルビット線の第２層目の電極配線ＧＢＢは、第１層目の電極配線層を介して縦積みしたビアホールＶＩＡ１及びＶＩＡ２を通して選択トランジスタＳＴ１，ＳＴ２の共通拡散層と接続される。ローカルビット線ＬＢ１，ＬＢ２は、従来例と同様に層間のビアホールＶＩＡ１を介してメモリセルのドレイン拡散層に接続されると共に選択トランジスタＳＴ１およびＳＴ２のソース拡散層にそれぞれビアホールＶＩＡ１を介して接続される。さらに、本実施例ではローカルビット線ＬＢ１，ＬＢ２は、ビアホールＶＩＡ１を介して信号増幅トランジスタＡＭＴ１，ＡＭＴ２のゲート電極ＡＭＴ１Ｇ，ＡＭＴ２Ｇにそれぞれ接続される。また、電源電圧ＶＣＣが供給される第２層目の電極配線ＶＣＣＧは、第１層目の電極配線層を介して縦積みしたビアホールＶＩＡ１及びＶＩＡ２を通して信号増幅トランジスタＡＭＴ１，ＡＭＴ２の共通拡散層に接続される。このようにレイアウトすることで、図３に示した回路が実現できる。なお、グローバルビット線用の第２層目の電極配線ＧＢＢはセンスアンプＳＡ１へと接続されるが、レイアウト図は省略する。同様に、メモリセルの共通拡散層はメモリソース端子ＶＳＭに接続されるが、レイアウト図は省略する。
図４においては、メモリセルアレイ領域ＣＡと選択トランジスタとの間に信号増幅トランジスタ群を設けたが、メモリセルアレイ領域および選択トランジスタの外側に設けても良い。
図５に、図４で示したレイアウト図の主要部を示す。図６は図５中にＡ−Ａ’線で示した部分に沿った断面構造図であり、図７は図６に示したメモリセル部分の拡大断面図である。図６において、参照符号ＰＳＵＢはｐ型シリコン基板を示し、このｐ型シリコン基板ＰＳＵＢ上に、メモリセル用ｐ型ウエルＰＷ１、信号増幅トランジスタ用ｐ型ウエルＰＷ２、選択トランジスタ用ｐ型ウエルＰＷ３を形成する。情報を消去する際には、メモリセルのトンネル膜だけに電圧を印加するため、ｐ型ウエルＰＷ１をｎ型層ＮＷ１で分離しておく。書込み電圧印加時には、信号増幅トランジスタのゲート絶縁破壊を防止する目的でｐ型ウエルＰＷ２に正電位を与える必要がある。したがって、ｐ型ウエルＰＷ２もｎ型層ＮＷ１で分離しておく。ＳＧＩは浅溝素子分離領域を示す。
メモリセルは、図７に示すように、ソースおよびドレイン領域ＭＳＤ、トンネル酸化膜ＦＴＯ、浮遊ゲート電極ＦＬＧ、ポリシリコン層間膜ＩＰ、および制御ゲートＣＧの積層構造をとる。
また、図６において、ＮＳＤ２は信号増幅トランジスタのソース及びドレイン領域、ＮＳＤ３は選択トランジスタのソース、ドレイン領域である。接合耐圧の大きさは、ゲート酸化膜の関係を説明したのと同じ理由により、即ち、直接扱う電圧が最も高い選択トランジスタ＞書込み時のドレイン電圧を最大印加電圧とするメモリセル＞読出し時の駆動力を優先した信号増幅トランジスタ、の順に設定する。この断面図では、信号増幅トランジスタのゲート電極ＡＭＴ１ＧおよびＡＭＴ２Ｇ、選択トランジスタのゲート電極ＳＴ１ＧおよびＳＴ２Ｇが示されている。ＩＮＳ１は第１の配線層間膜はであり、この第１の配線層間膜ＩＮＳ１を開口して、各ソース・ドレインおよびゲート電極を第１層目の金属配線Ｍ１で結線する。さらに、第２の配線層間膜ＩＮＳ２を堆積、開口し、第２層目の配線層Ｍ２を接続する。ここまで、本発明に係る図３の回路構成、それに対する平面レイアウト（図４）および断面構造（図６、図７）を示した。以降の実施形態では、図１と同様に、メモリセル４個からなる回路図で説明する。
＜実施例２＞
図８は、本発明に係る半導体不揮発性記憶装置の他の実施例を示す回路図である。本実施例では、基本的な動作原理は図３の実施例と同様であるが、信号増幅トランジスタの構成を相補型にしている点と、書込み電位および読出し電位供給線を、読出し信号線と分離している点、即ち、グローバルビット線ＧＢ１は読出し信号のみを取り扱う点とが相違する。
ローカルビット線ＬＢ１は信号増幅トランジスタＡＭＴ１，ＡＭＴ１Ｐのゲート電極に接続されると共に、選択トランジスタＳＴ１を通じて端子ＶＰにも接続される。同様に、ローカルビット線ＬＢ２は信号増幅トランジスタＡＭＴ２，ＡＭＴ２Ｐのゲート電極に接続されると共に、選択トランジスタＳＴ２を通じて端子ＶＰにも接続される。ここで、ＶＰは書込みドレイン電圧を供給する、あるいは読出しドレイン電位を供給する端子である。ＶＣＣは、信号増幅トランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐへの読出し電源供給端子であり、ＶＳＳは信号増幅トランジスタＡＭＴ１，ＡＭＴ２への読出し電源供給端子である。
次に、実施例１と同様に、ワード線Ｗ０１を選択して、メモリセルＭＣ０１の格納情報を読む場合を例に説明する。
読出しの際は、まず選択トランジスタＳＴ１をオン状態にし、電源供給端子ＶＰからローカルビット線へ１Ｖを供給してローカルビット線をプリチャージした後、選択トランジスタＳＴ１をオフ状態にする。所望のメモリセル、ここではワード線Ｗ０１によりメモリセルＭＣ０１を選択する。メモリセルＭＣ０１が‘Ｈ’の場合、ローカルビット線ＬＢ１の電位１Ｖは放電されない。信号増幅トランジスタＡＭＴ１Ｐはオフ状態、信号増幅トランジスタＡＭＴ１はオン状態になる。ここで電源供給端子ＶＣＣに１Ｖ、電源供給端子ＶＳＳに０Ｖを印加すると、信号増幅トランジスタＡＭＴ１だけがオン状態になっているので、グローバルビット線ＧＢ１の電位は０Ｖが印加される。
逆に、選択したメモリセルＭＣ０１が‘Ｌ’の場合、メモリセルＭＣ０１を通じてローカルビット線ＬＢ１の電位は放電され、信号増幅トランジスタＡＭＴ１はオフ状態、信号増幅トランジスタＡＭＴ１Ｐがオン状態になる。ここで電源供給端子ＶＣＣに１Ｖ、ＶＳＳに０Ｖを印加すると、グローバルビット線ＧＢ１には信号増幅トランジスタＡＭＴ１Ｐを介して電源供給端子ＶＣＣからの電流が流れ込み、グローバルビット線ＧＢ１には１Ｖが印加される。これをシングルエンド型センスアンプＳＡ１で検出すれば良い。
本実施例では、図１の実施例と比べて、グローバルビット線ＧＢ１に印加される電位が０Ｖか１Ｖかを明確に決定できる利点がある。信号増幅トランジスタを介して、グローバルビット線ＧＢ１が０Ｖまたは１Ｖの電源に接続されるからである。信号増幅トランジスタの高い駆動力に加え、グローバルビット線ＧＢ１の電位を積極的に制御することができるため、さらに読出し速度の向上が図れる。
書込み時は、選択トランジスタＳＴ１をオン状態にし、給電端子ＶＰから正電圧（ここでは５Ｖ）をローカルビット線ＬＢ１に与え、メモリセル列のドレインに電圧を印加する。書き込みを行ないたいメモリセルＭＣ０１を制御するワード線Ｗ０１に正電圧（ここでは１０Ｖ）を印加すれば、メモリセルＭＣ０１はオン状態になり、ホットエレクトロン注入による書込みが起こる。この間、後述するように、信号増幅トランジスタＡＭＴ１およびＡＭＴ１Ｐのウエル電位を５Ｖ程度に上げておけば、信号増幅トランジスタのゲート絶縁膜にかかる電界を緩和でき、ゲート絶縁破壊を防ぐことができる。また、信号増幅トランジスタのソース、ドレイン拡散層には書込み用の高電圧（５Ｖ）が印加されない利点がある。
ここで、書込みドレイン供給線を読出し信号線と分離する効果を説明する。
図１の構成のように、グローバルビット線ＧＢ１から電位供給を行なう場合は、信号増幅トランジスタの拡散層に書込み電圧が印加される。時間的にウエル給電が間に合わない場合、拡散層の接合における電界が一瞬高くなり、接合破壊をもたらす可能性がある。そのため、ウエル給電時間との調整が難しい。
これに対して、本実施例では給電端子ＶＰを設けて書込み電圧を供給するように構成したことにより、信号増幅トランジスタの拡散層に高電圧が単独で印加されることは無い。したがって、接合破壊の可能性が無い。唯一、信号増幅トランジスタのゲート絶縁耐圧に不安が残るが、書込み電圧の印加が始まる以前に、ある程度の電圧（例えば、１．５Ｖ）をウエルに給電しておくことができる。その場合、ゲート絶縁膜にかかる最大電圧は３．５Ｖまで低減することができる。実際には、書込み電圧印加に合わせて、１．５Ｖからさらにウエルに電位を与えるので、ゲート絶縁膜にかかる電圧は、３．５Ｖまでになることはない。
書込みドレイン供給線を読出し信号線と分離した代償として、メモリ部の総面積が大きくなるということがあるものの、信号増幅トランジスタの破壊可能性を低く抑えることができる。
＜実施例３＞
上記実施例では、相補型の信号増幅トランジスタ構成としたが、図８において、ｐ型ＭＯＳトランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐと電源供給端子ＶＣＣを削除した構成（図面は省略する）の実施例について、以下説明する。
電源供給端子ＶＳＳが信号増幅トランジスタＡＭＴ１，ＡＭＴ２への読出し電源供給端子であり、給電端子ＶＰは書き込みドレイン電圧供給線である。基本的動作は、図８の実施例と同様であるが、ここでも一例としてワード線Ｗ０１によりメモリセルＭＣ０１を選択した場合について説明する。
読出しの際は、まずグローバルビット線ＧＢ１の電位を０にしておく。給電端子ＶＰからローカルビット線ＬＢ１へ１Ｖを供給した後、選択トランジスタＳＴ１を遮断する。この状態で、ワード線Ｗ０１に読出し電圧を印加する。対応するメモリセルＭＣ０１のしきい値が‘Ｌ’の場合、ローカルビット線ＬＢ１の電位はメモリセルＭＣ０１を通じてメモリソース端子ＶＳＭへと放電される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電位は０になる。この段階で電源供給端子ＶＳＳに１Ｖを印加しても信号増幅トランジスタＡＭＴ１はオフ状態なので、電源供給端子ＶＳＳからグローバルビット線ＧＢ１への電荷供給は起こらない。
選択されたメモリセルＭＣ０１のしきい値が‘Ｈ’だった場合、ローカルビット線ＬＢ１の電位は１Ｖのままなので、信号増幅トランジスタＡＭＴ１はオン状態になる。電源供給端子ＶＳＳに１Ｖを印加すればグローバルビット線ＧＢ１へ電流が流れ、グローバルビット線ＧＢ１の電位は１Ｖに向かって上昇する。これらの差異をセンスアンプＳＡ１で読み出せばよい。センスアンプＳＡ１は、図１で説明したシングルエンド型を用いることができ、その動作は全く同じなので、ここでは説明を省略する。
本実施例の場合は、図１と同様に高速読出しが可能となる他には、信号増幅トランジスタをさらに相補型とした図８の場合と比べると、書込みドレイン供給線を読出し信号線と分離したことによる効果、すなわち信号増幅トランジスタの接合破壊の可能性を低く抑える効果だけが得られる。
＜実施例４＞
さらに、上記実施例３と同じ構成、すなわち図８においてｐ型ＭＯＳトランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐと電源供給端子ＶＣＣを削除した構成（図面は省略する）であるけれども、信号増幅トランジスタの電源供給端子ＶＳＳを０Ｖにする点が相違する。この場合について、簡単に説明する。
読出し時のグローバルビット線ＧＢ１に現れる信号、およびそれを受けて出力するセンスアンプＳＡ１の信号に実施例３との差異が出る。ここでも一例として、ワード線Ｗ０１によりメモリセルＭＣ０１を選択した場合について説明する。
まず、実施例３と同様に、グローバルビット線ＧＢ１を、１Ｖにプリチャージしておく。ローカルビット線ＬＢ１も、給電端子ＶＰから１Ｖを印加してプリチャージしておく。選択したメモリセルＭＣ０１のしきい値が‘Ｈ’の場合、ローカルビット線ＬＢ１は放電されずに１Ｖを保持する。信号増幅トランジスタＡＭＴ１のゲート電圧も１Ｖになり、信号増幅トランジスタＡＭＴ１はオン状態になる。ここで、電源供給端子ＶＳＳに０Ｖを印加すると、グローバルビット線ＧＢ１は信号増幅トランジスタＡＭＴ１を介して放電され、電位は０Ｖに近づく。したがって、図１に示したシングルエンド型のセンスアンプＳＡ１を構成するインバータＩＮＶ１の入力は０なので、トランジスタＮＭのゲートには反転した電圧ＶＤＤが印加される。トランジスタＮＭはオン状態になるため、インバータＩＮＶ２の入力が０となり、その最終出力は電圧ＶＤＤとなる。
選択したメモリセルＭＣ０１のしきい値が‘Ｌ’の場合は、グローバルビット線ＧＢ１は放電されないので、最終出力は０Ｖである。先の実施例３では、センスアンプＳＡ１の動作は図１の実施例と同じで、メモリセルＭＣ０１のしきい値が‘Ｌ’の場合、最終出力は電圧ＶＤＤであった。これに対して、本実施例では全く逆の信号として現れることに留意されたい。信号増幅トランジスタの電源供給端子ＶＳＳを０Ｖにする本実施例の動作上の特徴は、プリチャージされたグローバルビット線ＧＢ１の電位が下がったまま、回復しないことである。実施例１や実施例３の電位降下は、負荷容量によるチャージシェアによるものであったが、本実施例では、電位を０Ｖに降下させて固定することができる。したがって、信号増幅トランジスタの電源供給端子ＶＳＳに正電位を供給する場合に比べて動作が安定するという利点がある。
＜実施例５＞
図９は、図８の実施例と同じく信号増幅トランジスタに、相補型を用いた構成であるが、読出し線を２本とすること、すなわちグローバルビット線をＧＢ１ａ，ＧＢ１ｂの２本とすることに特徴がある。これは、シングルエンド型のセンスアンプよりも感度の高いことで知られる、差動型センスアンプを使うことを前提とした構成である。なお、差動型センスアンプの一例を示せば、例えば図１１に示すものが好適に使用できるが、勿論、一般的に知られている他の構成でも良い。図１１の差動型センスアンプＳＡ２の動作については、後述する。以下では、ローカルビット線ＬＢ１に接続されたメモリセルＭＣ０１を例に、読出し動作を説明する。
基本動作は図８に準じ、選択されたメモリセルＭＣ０１のしきい値が‘Ｌ’ならば、グローバルビット線ＧＢ１ａには信号増幅トランジスタＡＭＴ１からの信号は出力されず、グローバルビット線ＧＢ１ｂには信号増幅トランジスタＡＭＴ１Ｐから１Ｖが出力される。メモリセルＭＣ０１のしきい値が‘Ｈ’であれば、グローバルビット線ＧＢ１ａには信号増幅トランジスタＡＭＴ１から０Ｖが出力され、グローバルビット線ＧＢ１ｂには信号増幅トランジスタＡＭＴ１Ｐからの信号は出力されない。グローバルビット線ＧＢ１ａおよびＧＢ１ｂを、信号増幅トランジスタの出力である０Ｖと１Ｖとの中間電位（たとえば０．５Ｖ）にプリチャージしておいて、電源供給端子ＶＳＳに０Ｖを、電源供給端子ＶＣＣに１Ｖを印加する手順とすれば、信号増幅トランジスタからの信号が出力されないビット線の電位は０．５Ｖのままであり、もう一方の線との間に最大０．５Ｖの電位差が生じる。この電位差を差動として利用すれば良い。
差動型センスアンプＳＡ２としては、例えば図１１に示すような構成のセンスアンプを用いることができる。この差動型センスアンプの動作を説明する。差動型センスアンプの入力端子ＩＮａ，ＩＮｂには、‘Ｌ’と‘Ｈ’、または‘Ｈ’と‘Ｌ’の信号がペアで入力される。また、論理レベル‘０’は０Ｖ、‘１’は信号増幅トランジスタを介したメモリセルの出力電圧になる。入力端子ＩＮａに‘Ｈ’、ＩＮｂに‘Ｌ’が入力された場合、入力端子ＩＮａにゲート電極が接続されたｎ型ＭＯＳトランジスタＮＭＤ２はオン状態となり、ｐ型ＭＯＳトランジスタＰＭＤ２はオフ状態となる。したがって、入力端子ＩＮｂの‘１’はｎ型ＭＯＳトランジスタＮＭＤ２を通じてｎ型ＭＯＳトランジスタＮＭＤＤのドレインまで到達する。このときｎ型ＭＯＳトランジスタＮＭＤＤのゲートに接続された信号線ＣＳに正電位が入力されると、ｎ型ＭＯＳトランジスタＮＭＤＤもオン状態になるので、入力端子ＩＮｂの電位はｎ型ＭＯＳトランジスタＮＭＤ２とＮＭＤＤを通じて放電される。この差動型センスアンプは、微小な出力変動を検知して作動するので動作は速い。なお、入力端子ＩＮｂにゲート電極が接続されたｎ型ＭＯＳトランジスタＮＭＤ１およびｐ型ＭＯＳトランジスタＰＭＤ１では逆の動作となり、入力端子ＩＮａは電圧ＶＤＤに固定される。入力端子ＩＮａ，ＩＮｂには、それぞれインバータＩＮＶＤ１，ＩＮＶＤ２が接続されており、これを介した出力ＯＵＴ１，ＯＵＴ２が出力される。このような動作をする差動型センスアンプＳＡ２の入力端子ＩＮａ，ＩＮｂに、それぞれグローバルビット線ＧＢ１ａ，ＧＢ１ｂを接続すればよい。 なお、ＥＱは入力端子ＩＮａ，ＩＮｂに接続されるグローバルビット線ＧＢ１ａ，ＧＢ１ｂの電位を等しくするためのイコライズ回路である。
この差動型センスアンプＳＡ２は、差動出力ＯＵＴ１，ＯＵＴ２を出力するが、図９のように１出力だけの場合にはどちらかの出力を用いればよく、２出力を用いるかどうかはセンスアンプ出力が接続される後段の回路に応じてきめればよい。
書込みは給電端子ＶＰからメモリセルのドレイン電圧を印加することで行ない、図８の実施例と同様である。グローバルビット線が２本必要になるので、図８に比して面積が大きくなるが、感度の高い方式のセンスアンプを使用できるので、信号増幅トランジスタを用いて得られる効果に加えて、さらに高速読出しが可能となる。書込み電圧供給線を読出し信号線と分離したことにより、信号増幅トランジスタの破壊可能性を低く抑えることができるのは勿論である。
＜実施例６＞
図１０は、２本の読出し線、すなわち２本のグローバルビット線ＧＢ１ａ，ＧＢ１ｂがあることは図９の実施例と同様であるが、信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂをｎ型ＭＯＳトランジスタのみで構成したところに違いがある。以下では、ローカルビット線ＬＢ１に接続されたメモリセルＭＣ０１を例に説明する。
読出し時には、まず選択トランジスタＳＴ１をオン状態にし、給電端子ＶＰから電圧１Ｖを印加してローカルビット線ＬＢ１をプリチャージする。この後、選択トランジスタＳＴ１をオフ状態にし、ワード線Ｗ０１の電位を上げてメモリセルＭＣ０１を選択する。メモリセルＭＣ０１のしきい値が‘Ｌ’の場合、信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂのどちらもオン状態になる。実施例５と同様に、グローバルビット線ＧＢ１ａおよびＧＢ１ｂを０．５Ｖにプリチャージしておき、電源供給端子ＶＣＣに１Ｖを、電源供給端子ＶＳＳに０Ｖを印加する。２つの信号増幅トランジスタＡＭＴ１ａ，ＡＭＴ１ｂの出力を受け、グローバルビット線ＧＢ１ａは０Ｖに低下し、グローバルビット線ＧＢ１ｂは１Ｖに上昇する。電位差は最大１Ｖになる。この電位差を利用して差動型センスアンプＳＡ２が駆動される。
メモリセルＭＣ０１のしきい値が‘Ｈ’のときは、２つの信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂはオフ状態にあるので、グローバルビット線ＧＢ１ａおよびＧＢ１ｂのちらも０．５Ｖのままで保持され、差動型スアンプＳＡ２からの信号出力は行なわれない。
本実施例の特徴の一つは、メモリセルのしきい値が‘Ｌ’に対するビット線の信号振幅が大きく取れることである。図９に示した実施例５では、１対の信号増幅トランジスタの内、常時、片側がオフ状態にあった。信号振幅の電位差は、本実施例の構成の方が大きく、高速化に有利となる。また、同一極性のトランジスタだけで構成されるので、相補型のようなウエル分離の距離を取る必要が無く、図９の実施例に比して、信号増幅トランジスタの領域が小さくできる利点もある。本実施例でも書込み電圧供給線を読出し信号線と分離しているので、信号増幅トランジスタの破壊可能性を低く抑えることができるのは勿論である。
なお、給電端子ＶＰを独立して設けない場合は、グローバルビット線ＧＢ１ｂに選択トランジスタのドレイン配線を接続して、書込み時および読出し時のドレイン電位供給はグローバルビット線ＧＢ１ｂから行なうように構成しても良い。その場合、読出し時には選択トランジスタを必ずオフ状態としておく。それ以外は、本実施例で述べた動作と全く同じ動作となる。このように構成した場合、書込みおよび読出し電位の供給線を読出しビット線と兼ねるため、配線に要する面積を低減できる。
これまでに述べた実施例から明らかなように、本発明によれば、フラッシュメモリ等の不揮発性メモリに好適に適用できるのもである。なお、本発明に係る半導体不揮発性記憶装置では、３種類のトランジスタの特性および動作条件に注意する必要がある。すなわち、ローカルビット線の信号を増幅してグローバルビット線に送る信号増幅トランジスタと、不揮発性のメモリセルトランジスタと、選択トランジスタ他のトランジスタの３種類のトランジスタの特性および動作条件である。これに関して、以下に簡単に説明する。
フラッシュメモリ等の不揮発性メモリセルトランジスタは、読出し時にも弱い書込みによるしきい値（Ｖｔｈ）のシフトが起こリ得るので、Ｖｔｈシフト限界内に入るようにメモリセル読出し時のドレイン電圧Ｖｍｄは１Ｖ程度に低く抑える必要がある。また、メモリセルの出力電圧であるドレイン電圧Ｖｍｄが、本発明で用いる信号増幅トランジスタのゲート入力電圧の最大値となるので、信号増幅トランジスタのドレイン電流Ｉｄｓは、低いゲート入力電圧でもメモリセルのドレイン電流Ｉｄｓｍ以上の電流を確保できる必要があると共に、オフリーク電流が無いようにしきい値Ｖｔｈは正である必要がある。すなわち、信号増幅トランジスタのこのような性能そのものが、メモリセルよりも高い必要がある。言い換えれば、信号増幅トランジスタのゲート電圧Ｖｇおよびドレイン電圧Ｖｄの動作条件として、Ｖｇ＝Ｖｍｄ、Ｖｄ＞Ｖｍｄが必要であり、ドレイン電流Ｉｄｓは、メモリセル読出し時のメモリセルトランジスタのドレイン電流Ｉｄｓｍに対して、Ｉｄｓ＞Ｉｄｓｍを満足する特性が得られる必要がある。
したがって、上記した３種類のトランジスタに求められる構造は、例えば加工レベルが０．２μｍの素子技術の場合であれば、おおよそ次のようなものとなる。
メモリセルトランジスタのゲート酸化膜厚は１２〜８ｎｍ、ゲート長は０．３〜０．２μｍ、拡散層耐圧はホットエレクトロン書込みできるように約５Ｖは必要である。
選択トランジスタのゲート酸化膜厚は２０〜１２ｎｍ、ゲート長は０．９〜０．６μｍ、拡散層耐圧は書換え時の制御ゲート電圧印加に耐えられるように１０〜２０Ｖは必要である。
信号増幅トランジスタのゲート酸化膜厚はメモリセルの８ｎｍより薄く、ゲート長はメモリセルのゲート長よりも短く、拡散層耐圧はＩ／Ｏ（入出力）電圧に耐えられれば良く、すなわち３．３Ｖ程度であればよい。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、実施例中では、センスアンプは、複数のローカルビット線に対して１個の場合を示して説明したが、ローカルビット線１本ごとセンスアンプを設けても良い。
産業上の利用可能性
本発明に係る半導体不揮発性記憶装置は、読出し速度の改善を図ることができる。したがって、フラッシュメモリ等の半導体不揮発性記憶装置を高速なプログラム読出しに供することができる。本発明に係る半導体不揮発性記憶装置を用いれば、高性能情報機器を、低コストで実現することが可能になる。特に、組込み余裕の無い、携帯機器などに高速読出しが可能な一時格納記憶装置用として使用すれば好適である。
【図面の簡単な説明】
図１は従来のＮＯＲ型構成の半導体不揮発性記憶装置の要部回路図、
図２は図１に示した回路構成の平面レイアウト図、
図３は本発明に係るＮＯＲ型構成の半導体不揮発性記憶装置の一実施例を示す要部回路図、
図４は図３に示した回路構成の平面レイアウト図、
図５は図４のレイアウトの主要部を示す平面レイアウト図、
図６は図５中にＡ−Ａ’線で示した部分に沿った断面構造図、
図７は図６に示したメモリセル部分の拡大断面図、
図８は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図９は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図１０は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図１１は本発明に係る半導体不揮発性記憶装置で用いる差動型センスアンプの一例を示す回路図である。
本発明は半導体不揮発性記憶装置に係り、特に高速読み出し動作を可能とする半導体不揮発性記憶装置に関する。
背景技術
半導体不揮発性記憶装置は、電源を切っても情報が揮発しないという特徴がある。これまでは、音声や映像情報を蓄積するためのストレージ用途として使われてきた。そして、高集積性、不揮発性を最大の特徴として発展してきた。近年、半導体不揮発性記憶装置の中でも高速動作に優れる「ＮＯＲ型構成」のものが携帯電話のプログラム格納等にも供されており、その市場は急速に拡大している。
図１は、ＮＯＲ型構成の回路図である。ここでは、メモリセルアレイ領域ＣＡ内の２本のローカルビット線ＬＢ１とＬＢ２だけを取り出してある。ソース・ドレイン経路が直列に接続された各列のメモリセルの拡散層共通部分は、一つおきにそれぞれのローカルビット線ＬＢ１，ＬＢ２と接続される。残る拡散層共通部分は、全てメモリソース端子ＶＳＭに接続される。通常、メモリソース端子ＶＳＭの電位は０Ｖとする。メモリセルを選択するワード線は、ここではＷ０１からＷ３２までの３２本とする。
ここで、例えばローカルビット線ＬＢ１に接続されたメモリセルから格納情報を読み出す手順を述べる。選択信号線ＳＷＡ１に正電位を印加し、選択トランジスタＳＴ１を オン状態にする。グローバルビット線ＧＢ１を通じてローカルビット線ＬＢ１をプリチャージする。そして、所望のワード線（Ｗ０１からＷ３２）の電位を上げて選択する。例えば、ワード線Ｗ０１を選択すれば、メモリセルＭＣ０１の格納情報を読み出すことが出来る。ゲート電位が上昇したメモリセルＭＣ０１に格納されている情報が“０”の場合、即ち、メモリセルＭＣ０１のしきい値が高い場合にはメモリセルＭＣ０１はオン状態にならず、プリチャージ電位は変化しない。一方、格納情報が“１”の場合、即ち、メモリセルＭＣ０１のしきい値が低い場合はオン状態になり、ローカルビット線ＬＢ１の電位は、メモリセルＭＣ０１を通じてメモリソース端子ＶＳＭへ放電される。この電位変化が情報としてグローバルビット線ＧＢ１に流れ、センスアンプＳＡ１で検出される。
センスアンプは様々な方式があるが、ここでは良く知られたシングルエンド型のセンスアンプを示してある。このセンスアンプＳＡ１は、２個のインバータＩＮＶ１，ＩＮＶ２と、トランジスタＮＭと、負荷抵抗ＲＥＧとから構成される。通常、ローカルビット線ＬＢ１，ＬＢ２は抵抗の低い金属配線で形成されるため、他の不揮発性記憶装置と比較すると寄生抵抗が少ない。したがって、この方式のセンスアンプは半導体不揮発性記憶装置の中では、高速読み出しに最も適している。なお、センスアンプＳＡ１の動作については、後述する図３の本発明の実施例において説明する。
図２は、図１に示した回路構成の平面レイアウト図である。図２において、参照符号ＣＡはメモリセルアレイ領域であり、ＳＴ１Ｇ，ＳＴ２Ｇはグローバルビット線ＧＢ１からローカルビット線ＬＢ１，ＬＢ２への信号線路をそれぞれ接続する選択トランジスタＳＴ１，ＳＴ２のゲート電極、すなわち図１の選択信号線ＳＷＡ１，ＳＷＡ２に対応する。ＶＩＡ１はゲート電極または拡散層と第１層目の金属配線層とを接続するコンタクト孔であり、例えばローカルビット線ＬＢ１，ＬＢ２とメモリセルのドレイン拡散層領域とを接続する層間のビアホールである。また、ＶＩＡ２は第１層目の金属配線と第２層目の金属配線とを接続するコンタクト孔であり、例えばグローバルビット線ＧＢ１とローカルビット線ＬＢ１，ＬＢ２とを接続する層間のビアホールである。なお、センスアンプ部分のレイアウトは省略してある。
ローカルビット線ＬＢ１への信号線路を接続する場合には、選択信号線ＳＷＡ１に電圧を印加し、ローカルビット線ＬＢ２への信号線路を接続する場合には、選択信号線ＳＷＡ２に電圧を印加する。ＶＳＳＣＯＭは、メモリセルのソース拡散領域であり、共通に接続されてメモリソース端子ＶＳＭより電位が与えられる。通常、０Ｖである。
プログラム格納用途は、ストレージ用途とは異なり、高速で動作する論理回路に応じて速やかに情報を出力することが求められる。上記高速読み出しに適したＮＯＲ型構成であっても、現状の論理回路の動作速度に追随するのは難しい。これは、不揮発性記憶素子（以下、「メモリセルまたはメモリセルトランジスタ」と称する）のオン電流が小さいために、信号配線に寄生する負荷容量を高速に駆動できないことが原因である。
プログラムを格納している半導体不揮発性記憶装置が、演算処理装置の動作速度に追随して情報を提供できない限り、システムの性能は向上し得ない。システム運転準備として、半導体不揮発性記憶装置に格納した情報を、別の高速記憶装置に読み出しておく方法も考えられる。しかし、前述の携帯機器等では、装置が大きくなる或いはコスト上昇を招く等の問題に繋がってしまい、決して得策ではない。
そこで、本発明の目的は、読み出し速度を改善して高速なプログラム読み出しに供することができ携帯機器等の用途に好適な半導体不揮発性記憶装置を提供することである。
発明の開示
本発明に係る半導体不揮発性記憶装置は、読出し時にメモリセルにより駆動するのはローカルビット線までとし、ローカルビット線の出力は別途設けた信号増幅トランジスタのゲートで受け、この信号増幅トランジスタにより負荷容量の大きなグローバルビット線を駆動するように構成することを特徴とする。
すなわち、メモリセルの出力端子を、そのメモリセル近傍に設置した信号増幅トランジスタのゲート電極に直接入力し、信号検出回路すなわちセンスアンプへは、この信号増幅トランジスタから出力される電流を信号として送り込む構成である。このように構成することにより、従来、メモリセルのオン電流で駆動してきたグローバルビット線の寄生容量を、メモリセルよりも駆動力を高く設定した高増幅トランジスタで駆動するので、メモリセルに格納された情報の高速読み出しが可能となる。なお、信号増幅トランジスタが駆動できる寄生容量は、メモリセルが駆動できる負荷容量よりも大きく設定することは勿論である。
発明を実施するための最良の形態
以下、本発明に係る半導体不揮発性記憶装置の好適な実施例について、添付図面を参照しながら詳細に説明する。
＜実施例１＞
図３は、本発明に係る半導体不揮発性記憶装置の一実施例を示す回路図である。従来技術の図１に倣い、ローカルビット線ＬＢ１，ＬＢ２の２本だけ示す。図面が煩雑になるのを防ぐため、メモリセルは４個だけの記載としたが、この個数をもって発明を限定するものではない。なお、図１と同様の構成部分には同じ参照符号を付してある。また、以下の説明において、端子名を表わす記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
ローカルビット線ＬＢ１は、選択トランジスタＳＴ１のドレイン拡散層に接続されるとともに、信号増幅トランジスタＡＭＴ１のゲート電極にも接続されている。信号増幅トランジスタＡＭＴ１のドレインは電源供給端子ＶＣＣに接続され、ソースはグローバルビット線ＧＢ１に接続される。
読み出し動作を説明する。選択トランジスタＳＴ１をオン状態にし、グローバルビット線ＧＢ１からローカルビット線ＬＢ１をプリチャージする。ここではその電位を１Ｖとする。続いて、選択トランジスタＳＴ１をオフ状態にし、ローカルビット線ＬＢ１を１Ｖに保持する。その後、グローバルビット線ＧＢ１を０Ｖに再設定する。所望のワード線を選択して、メモリセルに格納した情報を読み出す。例えば、ワード線Ｗ０１を選択して、メモリセルＭＣ０１の格納情報を読む場合を説明する。
メモリセルＭＣ０１のしきい値がワード線に印加した読出し電圧よりも高い場合（これを‘Ｈ’とする）、プリチャージしたローカルビット線ＬＢ１の電位は放電されることなく保持される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電圧もプリチャージ電圧の１Ｖに保持される。信号増幅トランジスタＡＭＴ１には電源供給はされておらず、ただオン状態にあるだけである。当然、電流は流れていない。この段階で、電源供給端子ＶＣＣに正電圧、例えば１Ｖを印加すると、信号増幅トランジスタＡＭＴ１を介して電源ＶＣＣからグローバルビット線ＧＢ１に電流が流れる。当初、０Ｖになっていたグローバルビット線ＧＢ１は、電源ＶＣＣから電流供給を受け、その電位は０Ｖから１Ｖに向けて上昇する。これをセンスアンプＳＡ１にて検出する。センスアンプＳＡ１の動作は後述する。
メモリセルＭＣ０１のしきい値が、ワード線に印加した読出し電圧よりも低い場合（これを‘Ｌ’とする）、プリチャージしたローカルビット線ＬＢ１の電位はメモリセルＭＣ０１を通じて放電される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電圧は０Ｖに落ちる。信号増幅トランジスタＡＭＴ１には電源供給されていないが、オフ状態にある。この段階で電源供給端子ＶＣＣに正電圧、たとえば１Ｖを印加しても、電源ＶＣＣからグローバルビット線ＧＢ１へは電流が流れない。当初、０Ｖになっていたグローバルビット線ＧＢ１は、そのまま０Ｖを維持するのみである。
なお、ローカルビット線ＬＢ２に接続されたメモリセルから格納情報を読み出す場合も同様にすればよい。これ以降の実施例においても、ローカルビット線ＬＢ２に接続されたメモリセルについては同様なので説明は省略する。
センスアンプＳＡ１としては、従来例と同様に、よく知られた図１に示した構成のシングルエンド型の増幅器を用いた、信号検出例を説明する。メモリセルＭＣ０１が‘Ｈ’だった場合、グローバルビット線ＧＢ１は１Ｖである。インバータＩＮＶ１は１Ｖを入力として受け、反転出力０Ｖを出す。それはトランジスタＮＭのゲート電極に入力されているので、トランジスタＮＭはオフ状態になる。したがって、電源ＶＤＤから負荷抵抗ＲＥＧを介して常時供給されている電流がインバータＩＮＶ２に入力され、インバータＩＮＶ２の反転出力は０Ｖとなり、出力端子ＯＵＴからは０Ｖが出力される。メモリセルＭＣ０１が‘Ｌ’だった場合は、これと逆の状態になるので、インバータＩＮＶ１の出力は電源電圧ＶＤＤとなり、トランジスタＮＭはオン状態になる。負荷抵抗ＲＥＧを介した電流は、トランジスタＮＭを介して信号増幅トランジスタＡＭＴ１へと流れ込んでチャージシェアを起こし、一定時間はインバータＩＮＶ２への入力電位が回復しない。したがって、この時のＩＮＶ２からの反転出力は電源電圧ＶＤＤとなり、出力端子ＯＵＴからは電圧ＶＤＤが出力される。これが格納情報読出しの原理である。
通常、グローバルビット線（ここではＧＢ１に相当）に現れる信号伝播は、メモリセルの電流による充放電によるものである。この電流が小さいと、グローバルビット線の信号変位速度は遅くなる。高速に応答するためには、電流を大きくすることが基本となる。制御ゲートを介して駆動する上、ゲート酸化膜が１２乃至８ナノメートルの厚さを有するメモリセルでは、大きな電流を流すのは困難である。
本発明の特徴は、メモリセルの小さなオン電流を用いて駆動する負荷容量をローカルビット線までに留め、メモリセルよりもゲート酸化膜が薄くて電流を大きく取れる通常のＭＯＳトランジスタを用いてグローバルビット線を駆動する構成としたことにある。選択トランジスタＳＴ１，ＳＴ２は、高い書込み電圧を直接制御するが、最も高い消去電圧を制御する用途にも供される場合が殆どである。メモリセルのゲート酸化膜は、消去動作時にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラー・ノルドハイム）トンネル電流を流すため、選択トランジスタＳＴ１，ＳＴ２ほど厚くすることはできない。信号増幅トランジスタＡＭＴ１，ＡＭＴ２は駆動力を優先するため、ゲート酸化膜は動作時の印加電圧に耐えられる限り薄くする必要がある。したがって、これら３種類のゲート酸化膜厚の関係は、
選択トランジスタ＞メモリセル＞信号増幅トランジスタ、
の順番に設定する。
補足として、図３におけるメモリセルの書換動作をメモリセルＭＣ０１を例に説明する。ここでは、‘Ｌ’状態を消去、‘Ｈ’状態を書込みと定義する。消去は制御ゲート電極に負電圧を印加して、浮遊ゲート電極に蓄積された負電荷を基板方向に放出させる。これは間接トンネル電流（ＦＮ電流）を用いて行なう。書込みにはホットエレクトロン注入を用いる。
まず、制御ゲート電極に１０Ｖを印加する。続いて、メモリセルのドレイン拡散層に電圧を印加する。その電圧は概ね５Ｖであり、信号増幅トランジスタＡＭＴ１から選択トランジスタＳＴ１を介して供給する。ワード線Ｗ０１、即ち制御ゲートに１０Ｖを印加したメモリセルＭＣ０は高バイアス状態でオンになり、発生するホットエレクトロンの注入により‘Ｈ’状態へ変化、即ち書込みが起こる。
この時、信号増幅トランジスタＡＭＴ１の拡散層の内、グローバルビット線ＧＢ１に続された側にも５Ｖが印加され、そのゲート電極にも５Ｖが印加される。信号増幅トランジスタＡＭＴ１は、低電圧入力時（読出し電圧１Ｖ）での負荷駆動力を高めた構造であるため、耐圧が低いのはやむを得ない。電源供給端子ＶＣＣをオープンにしておけば、ゲート電極にかかる電圧と電源供給端子ＶＣＣ側の電位差は、瞬間的には最大で５Ｖになる。これでは、ゲート酸化膜の絶縁破壊が起こる懸念がある。そこで、グローバルビット線ＧＢ１へ書込み電圧を印加するのと同じタイミングで、電源供給端子ＶＣＣおよび信号増幅トランジスタＡＭＴ１のウエルにも５Ｖを印加する。そうすれば、ゲート酸化膜に掛かる電界は０になり、絶縁破壊から逃れられる。以降、但し書きの無い限り、書換方法はここで説明した「ホットエレクトロン注入・ＦＮ放出」を前提とする。図３の構成は、書込み電位供給線と読出しビット線を兼用できるため、アレイ面積が小さくなる利点がある。
図４は、図３に示した回路構成の平面レイアウト図である。なお、従来例の図２と同様にセンスアンプ部分のレイアウトは省略してある。図２で示した従来例のＮＯＲ型構成との違いは、信号増幅トランジスタＡＭＴ１，ＡＭＴ２用のゲート電極ＡＭＴ１Ｇ，ＡＭＴ２Ｇを付設してあることである。
図４において、参照符号ＧＢＢはグローバルビット線ＧＢ１用の第２層目の電極配線を示し、このグローバルビット線の第２層目の電極配線ＧＢＢは、第１層目の電極配線層を介して縦積みしたビアホールＶＩＡ１及びＶＩＡ２を通して選択トランジスタＳＴ１，ＳＴ２の共通拡散層と接続される。ローカルビット線ＬＢ１，ＬＢ２は、従来例と同様に層間のビアホールＶＩＡ１を介してメモリセルのドレイン拡散層に接続されると共に選択トランジスタＳＴ１およびＳＴ２のソース拡散層にそれぞれビアホールＶＩＡ１を介して接続される。さらに、本実施例ではローカルビット線ＬＢ１，ＬＢ２は、ビアホールＶＩＡ１を介して信号増幅トランジスタＡＭＴ１，ＡＭＴ２のゲート電極ＡＭＴ１Ｇ，ＡＭＴ２Ｇにそれぞれ接続される。また、電源電圧ＶＣＣが供給される第２層目の電極配線ＶＣＣＧは、第１層目の電極配線層を介して縦積みしたビアホールＶＩＡ１及びＶＩＡ２を通して信号増幅トランジスタＡＭＴ１，ＡＭＴ２の共通拡散層に接続される。このようにレイアウトすることで、図３に示した回路が実現できる。なお、グローバルビット線用の第２層目の電極配線ＧＢＢはセンスアンプＳＡ１へと接続されるが、レイアウト図は省略する。同様に、メモリセルの共通拡散層はメモリソース端子ＶＳＭに接続されるが、レイアウト図は省略する。
図４においては、メモリセルアレイ領域ＣＡと選択トランジスタとの間に信号増幅トランジスタ群を設けたが、メモリセルアレイ領域および選択トランジスタの外側に設けても良い。
図５に、図４で示したレイアウト図の主要部を示す。図６は図５中にＡ−Ａ’線で示した部分に沿った断面構造図であり、図７は図６に示したメモリセル部分の拡大断面図である。図６において、参照符号ＰＳＵＢはｐ型シリコン基板を示し、このｐ型シリコン基板ＰＳＵＢ上に、メモリセル用ｐ型ウエルＰＷ１、信号増幅トランジスタ用ｐ型ウエルＰＷ２、選択トランジスタ用ｐ型ウエルＰＷ３を形成する。情報を消去する際には、メモリセルのトンネル膜だけに電圧を印加するため、ｐ型ウエルＰＷ１をｎ型層ＮＷ１で分離しておく。書込み電圧印加時には、信号増幅トランジスタのゲート絶縁破壊を防止する目的でｐ型ウエルＰＷ２に正電位を与える必要がある。したがって、ｐ型ウエルＰＷ２もｎ型層ＮＷ１で分離しておく。ＳＧＩは浅溝素子分離領域を示す。
メモリセルは、図７に示すように、ソースおよびドレイン領域ＭＳＤ、トンネル酸化膜ＦＴＯ、浮遊ゲート電極ＦＬＧ、ポリシリコン層間膜ＩＰ、および制御ゲートＣＧの積層構造をとる。
また、図６において、ＮＳＤ２は信号増幅トランジスタのソース及びドレイン領域、ＮＳＤ３は選択トランジスタのソース、ドレイン領域である。接合耐圧の大きさは、ゲート酸化膜の関係を説明したのと同じ理由により、即ち、直接扱う電圧が最も高い選択トランジスタ＞書込み時のドレイン電圧を最大印加電圧とするメモリセル＞読出し時の駆動力を優先した信号増幅トランジスタ、の順に設定する。この断面図では、信号増幅トランジスタのゲート電極ＡＭＴ１ＧおよびＡＭＴ２Ｇ、選択トランジスタのゲート電極ＳＴ１ＧおよびＳＴ２Ｇが示されている。ＩＮＳ１は第１の配線層間膜はであり、この第１の配線層間膜ＩＮＳ１を開口して、各ソース・ドレインおよびゲート電極を第１層目の金属配線Ｍ１で結線する。さらに、第２の配線層間膜ＩＮＳ２を堆積、開口し、第２層目の配線層Ｍ２を接続する。ここまで、本発明に係る図３の回路構成、それに対する平面レイアウト（図４）および断面構造（図６、図７）を示した。以降の実施形態では、図１と同様に、メモリセル４個からなる回路図で説明する。
＜実施例２＞
図８は、本発明に係る半導体不揮発性記憶装置の他の実施例を示す回路図である。本実施例では、基本的な動作原理は図３の実施例と同様であるが、信号増幅トランジスタの構成を相補型にしている点と、書込み電位および読出し電位供給線を、読出し信号線と分離している点、即ち、グローバルビット線ＧＢ１は読出し信号のみを取り扱う点とが相違する。
ローカルビット線ＬＢ１は信号増幅トランジスタＡＭＴ１，ＡＭＴ１Ｐのゲート電極に接続されると共に、選択トランジスタＳＴ１を通じて端子ＶＰにも接続される。同様に、ローカルビット線ＬＢ２は信号増幅トランジスタＡＭＴ２，ＡＭＴ２Ｐのゲート電極に接続されると共に、選択トランジスタＳＴ２を通じて端子ＶＰにも接続される。ここで、ＶＰは書込みドレイン電圧を供給する、あるいは読出しドレイン電位を供給する端子である。ＶＣＣは、信号増幅トランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐへの読出し電源供給端子であり、ＶＳＳは信号増幅トランジスタＡＭＴ１，ＡＭＴ２への読出し電源供給端子である。
次に、実施例１と同様に、ワード線Ｗ０１を選択して、メモリセルＭＣ０１の格納情報を読む場合を例に説明する。
読出しの際は、まず選択トランジスタＳＴ１をオン状態にし、電源供給端子ＶＰからローカルビット線へ１Ｖを供給してローカルビット線をプリチャージした後、選択トランジスタＳＴ１をオフ状態にする。所望のメモリセル、ここではワード線Ｗ０１によりメモリセルＭＣ０１を選択する。メモリセルＭＣ０１が‘Ｈ’の場合、ローカルビット線ＬＢ１の電位１Ｖは放電されない。信号増幅トランジスタＡＭＴ１Ｐはオフ状態、信号増幅トランジスタＡＭＴ１はオン状態になる。ここで電源供給端子ＶＣＣに１Ｖ、電源供給端子ＶＳＳに０Ｖを印加すると、信号増幅トランジスタＡＭＴ１だけがオン状態になっているので、グローバルビット線ＧＢ１の電位は０Ｖが印加される。
逆に、選択したメモリセルＭＣ０１が‘Ｌ’の場合、メモリセルＭＣ０１を通じてローカルビット線ＬＢ１の電位は放電され、信号増幅トランジスタＡＭＴ１はオフ状態、信号増幅トランジスタＡＭＴ１Ｐがオン状態になる。ここで電源供給端子ＶＣＣに１Ｖ、ＶＳＳに０Ｖを印加すると、グローバルビット線ＧＢ１には信号増幅トランジスタＡＭＴ１Ｐを介して電源供給端子ＶＣＣからの電流が流れ込み、グローバルビット線ＧＢ１には１Ｖが印加される。これをシングルエンド型センスアンプＳＡ１で検出すれば良い。
本実施例では、図１の実施例と比べて、グローバルビット線ＧＢ１に印加される電位が０Ｖか１Ｖかを明確に決定できる利点がある。信号増幅トランジスタを介して、グローバルビット線ＧＢ１が０Ｖまたは１Ｖの電源に接続されるからである。信号増幅トランジスタの高い駆動力に加え、グローバルビット線ＧＢ１の電位を積極的に制御することができるため、さらに読出し速度の向上が図れる。
書込み時は、選択トランジスタＳＴ１をオン状態にし、給電端子ＶＰから正電圧（ここでは５Ｖ）をローカルビット線ＬＢ１に与え、メモリセル列のドレインに電圧を印加する。書き込みを行ないたいメモリセルＭＣ０１を制御するワード線Ｗ０１に正電圧（ここでは１０Ｖ）を印加すれば、メモリセルＭＣ０１はオン状態になり、ホットエレクトロン注入による書込みが起こる。この間、後述するように、信号増幅トランジスタＡＭＴ１およびＡＭＴ１Ｐのウエル電位を５Ｖ程度に上げておけば、信号増幅トランジスタのゲート絶縁膜にかかる電界を緩和でき、ゲート絶縁破壊を防ぐことができる。また、信号増幅トランジスタのソース、ドレイン拡散層には書込み用の高電圧（５Ｖ）が印加されない利点がある。
ここで、書込みドレイン供給線を読出し信号線と分離する効果を説明する。
図１の構成のように、グローバルビット線ＧＢ１から電位供給を行なう場合は、信号増幅トランジスタの拡散層に書込み電圧が印加される。時間的にウエル給電が間に合わない場合、拡散層の接合における電界が一瞬高くなり、接合破壊をもたらす可能性がある。そのため、ウエル給電時間との調整が難しい。
これに対して、本実施例では給電端子ＶＰを設けて書込み電圧を供給するように構成したことにより、信号増幅トランジスタの拡散層に高電圧が単独で印加されることは無い。したがって、接合破壊の可能性が無い。唯一、信号増幅トランジスタのゲート絶縁耐圧に不安が残るが、書込み電圧の印加が始まる以前に、ある程度の電圧（例えば、１．５Ｖ）をウエルに給電しておくことができる。その場合、ゲート絶縁膜にかかる最大電圧は３．５Ｖまで低減することができる。実際には、書込み電圧印加に合わせて、１．５Ｖからさらにウエルに電位を与えるので、ゲート絶縁膜にかかる電圧は、３．５Ｖまでになることはない。
書込みドレイン供給線を読出し信号線と分離した代償として、メモリ部の総面積が大きくなるということがあるものの、信号増幅トランジスタの破壊可能性を低く抑えることができる。
＜実施例３＞
上記実施例では、相補型の信号増幅トランジスタ構成としたが、図８において、ｐ型ＭＯＳトランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐと電源供給端子ＶＣＣを削除した構成（図面は省略する）の実施例について、以下説明する。
電源供給端子ＶＳＳが信号増幅トランジスタＡＭＴ１，ＡＭＴ２への読出し電源供給端子であり、給電端子ＶＰは書き込みドレイン電圧供給線である。基本的動作は、図８の実施例と同様であるが、ここでも一例としてワード線Ｗ０１によりメモリセルＭＣ０１を選択した場合について説明する。
読出しの際は、まずグローバルビット線ＧＢ１の電位を０にしておく。給電端子ＶＰからローカルビット線ＬＢ１へ１Ｖを供給した後、選択トランジスタＳＴ１を遮断する。この状態で、ワード線Ｗ０１に読出し電圧を印加する。対応するメモリセルＭＣ０１のしきい値が‘Ｌ’の場合、ローカルビット線ＬＢ１の電位はメモリセルＭＣ０１を通じてメモリソース端子ＶＳＭへと放電される。したがって、ローカルビット線ＬＢ１に接続された信号増幅トランジスタＡＭＴ１のゲート電位は０になる。この段階で電源供給端子ＶＳＳに１Ｖを印加しても信号増幅トランジスタＡＭＴ１はオフ状態なので、電源供給端子ＶＳＳからグローバルビット線ＧＢ１への電荷供給は起こらない。
選択されたメモリセルＭＣ０１のしきい値が‘Ｈ’だった場合、ローカルビット線ＬＢ１の電位は１Ｖのままなので、信号増幅トランジスタＡＭＴ１はオン状態になる。電源供給端子ＶＳＳに１Ｖを印加すればグローバルビット線ＧＢ１へ電流が流れ、グローバルビット線ＧＢ１の電位は１Ｖに向かって上昇する。これらの差異をセンスアンプＳＡ１で読み出せばよい。センスアンプＳＡ１は、図１で説明したシングルエンド型を用いることができ、その動作は全く同じなので、ここでは説明を省略する。
本実施例の場合は、図１と同様に高速読出しが可能となる他には、信号増幅トランジスタをさらに相補型とした図８の場合と比べると、書込みドレイン供給線を読出し信号線と分離したことによる効果、すなわち信号増幅トランジスタの接合破壊の可能性を低く抑える効果だけが得られる。
＜実施例４＞
さらに、上記実施例３と同じ構成、すなわち図８においてｐ型ＭＯＳトランジスタＡＭＴ１Ｐ，ＡＭＴ２Ｐと電源供給端子ＶＣＣを削除した構成（図面は省略する）であるけれども、信号増幅トランジスタの電源供給端子ＶＳＳを０Ｖにする点が相違する。この場合について、簡単に説明する。
読出し時のグローバルビット線ＧＢ１に現れる信号、およびそれを受けて出力するセンスアンプＳＡ１の信号に実施例３との差異が出る。ここでも一例として、ワード線Ｗ０１によりメモリセルＭＣ０１を選択した場合について説明する。
まず、実施例３と同様に、グローバルビット線ＧＢ１を、１Ｖにプリチャージしておく。ローカルビット線ＬＢ１も、給電端子ＶＰから１Ｖを印加してプリチャージしておく。選択したメモリセルＭＣ０１のしきい値が‘Ｈ’の場合、ローカルビット線ＬＢ１は放電されずに１Ｖを保持する。信号増幅トランジスタＡＭＴ１のゲート電圧も１Ｖになり、信号増幅トランジスタＡＭＴ１はオン状態になる。ここで、電源供給端子ＶＳＳに０Ｖを印加すると、グローバルビット線ＧＢ１は信号増幅トランジスタＡＭＴ１を介して放電され、電位は０Ｖに近づく。したがって、図１に示したシングルエンド型のセンスアンプＳＡ１を構成するインバータＩＮＶ１の入力は０なので、トランジスタＮＭのゲートには反転した電圧ＶＤＤが印加される。トランジスタＮＭはオン状態になるため、インバータＩＮＶ２の入力が０となり、その最終出力は電圧ＶＤＤとなる。
選択したメモリセルＭＣ０１のしきい値が‘Ｌ’の場合は、グローバルビット線ＧＢ１は放電されないので、最終出力は０Ｖである。先の実施例３では、センスアンプＳＡ１の動作は図１の実施例と同じで、メモリセルＭＣ０１のしきい値が‘Ｌ’の場合、最終出力は電圧ＶＤＤであった。これに対して、本実施例では全く逆の信号として現れることに留意されたい。信号増幅トランジスタの電源供給端子ＶＳＳを０Ｖにする本実施例の動作上の特徴は、プリチャージされたグローバルビット線ＧＢ１の電位が下がったまま、回復しないことである。実施例１や実施例３の電位降下は、負荷容量によるチャージシェアによるものであったが、本実施例では、電位を０Ｖに降下させて固定することができる。したがって、信号増幅トランジスタの電源供給端子ＶＳＳに正電位を供給する場合に比べて動作が安定するという利点がある。
＜実施例５＞
図９は、図８の実施例と同じく信号増幅トランジスタに、相補型を用いた構成であるが、読出し線を２本とすること、すなわちグローバルビット線をＧＢ１ａ，ＧＢ１ｂの２本とすることに特徴がある。これは、シングルエンド型のセンスアンプよりも感度の高いことで知られる、差動型センスアンプを使うことを前提とした構成である。なお、差動型センスアンプの一例を示せば、例えば図１１に示すものが好適に使用できるが、勿論、一般的に知られている他の構成でも良い。図１１の差動型センスアンプＳＡ２の動作については、後述する。以下では、ローカルビット線ＬＢ１に接続されたメモリセルＭＣ０１を例に、読出し動作を説明する。
基本動作は図８に準じ、選択されたメモリセルＭＣ０１のしきい値が‘Ｌ’ならば、グローバルビット線ＧＢ１ａには信号増幅トランジスタＡＭＴ１からの信号は出力されず、グローバルビット線ＧＢ１ｂには信号増幅トランジスタＡＭＴ１Ｐから１Ｖが出力される。メモリセルＭＣ０１のしきい値が‘Ｈ’であれば、グローバルビット線ＧＢ１ａには信号増幅トランジスタＡＭＴ１から０Ｖが出力され、グローバルビット線ＧＢ１ｂには信号増幅トランジスタＡＭＴ１Ｐからの信号は出力されない。グローバルビット線ＧＢ１ａおよびＧＢ１ｂを、信号増幅トランジスタの出力である０Ｖと１Ｖとの中間電位（たとえば０．５Ｖ）にプリチャージしておいて、電源供給端子ＶＳＳに０Ｖを、電源供給端子ＶＣＣに１Ｖを印加する手順とすれば、信号増幅トランジスタからの信号が出力されないビット線の電位は０．５Ｖのままであり、もう一方の線との間に最大０．５Ｖの電位差が生じる。この電位差を差動として利用すれば良い。
差動型センスアンプＳＡ２としては、例えば図１１に示すような構成のセンスアンプを用いることができる。この差動型センスアンプの動作を説明する。差動型センスアンプの入力端子ＩＮａ，ＩＮｂには、‘Ｌ’と‘Ｈ’、または‘Ｈ’と‘Ｌ’の信号がペアで入力される。また、論理レベル‘０’は０Ｖ、‘１’は信号増幅トランジスタを介したメモリセルの出力電圧になる。入力端子ＩＮａに‘Ｈ’、ＩＮｂに‘Ｌ’が入力された場合、入力端子ＩＮａにゲート電極が接続されたｎ型ＭＯＳトランジスタＮＭＤ２はオン状態となり、ｐ型ＭＯＳトランジスタＰＭＤ２はオフ状態となる。したがって、入力端子ＩＮｂの‘１’はｎ型ＭＯＳトランジスタＮＭＤ２を通じてｎ型ＭＯＳトランジスタＮＭＤＤのドレインまで到達する。このときｎ型ＭＯＳトランジスタＮＭＤＤのゲートに接続された信号線ＣＳに正電位が入力されると、ｎ型ＭＯＳトランジスタＮＭＤＤもオン状態になるので、入力端子ＩＮｂの電位はｎ型ＭＯＳトランジスタＮＭＤ２とＮＭＤＤを通じて放電される。この差動型センスアンプは、微小な出力変動を検知して作動するので動作は速い。なお、入力端子ＩＮｂにゲート電極が接続されたｎ型ＭＯＳトランジスタＮＭＤ１およびｐ型ＭＯＳトランジスタＰＭＤ１では逆の動作となり、入力端子ＩＮａは電圧ＶＤＤに固定される。入力端子ＩＮａ，ＩＮｂには、それぞれインバータＩＮＶＤ１，ＩＮＶＤ２が接続されており、これを介した出力ＯＵＴ１，ＯＵＴ２が出力される。このような動作をする差動型センスアンプＳＡ２の入力端子ＩＮａ，ＩＮｂに、それぞれグローバルビット線ＧＢ１ａ，ＧＢ１ｂを接続すればよい。 なお、ＥＱは入力端子ＩＮａ，ＩＮｂに接続されるグローバルビット線ＧＢ１ａ，ＧＢ１ｂの電位を等しくするためのイコライズ回路である。
この差動型センスアンプＳＡ２は、差動出力ＯＵＴ１，ＯＵＴ２を出力するが、図９のように１出力だけの場合にはどちらかの出力を用いればよく、２出力を用いるかどうかはセンスアンプ出力が接続される後段の回路に応じてきめればよい。
書込みは給電端子ＶＰからメモリセルのドレイン電圧を印加することで行ない、図８の実施例と同様である。グローバルビット線が２本必要になるので、図８に比して面積が大きくなるが、感度の高い方式のセンスアンプを使用できるので、信号増幅トランジスタを用いて得られる効果に加えて、さらに高速読出しが可能となる。書込み電圧供給線を読出し信号線と分離したことにより、信号増幅トランジスタの破壊可能性を低く抑えることができるのは勿論である。
＜実施例６＞
図１０は、２本の読出し線、すなわち２本のグローバルビット線ＧＢ１ａ，ＧＢ１ｂがあることは図９の実施例と同様であるが、信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂをｎ型ＭＯＳトランジスタのみで構成したところに違いがある。以下では、ローカルビット線ＬＢ１に接続されたメモリセルＭＣ０１を例に説明する。
読出し時には、まず選択トランジスタＳＴ１をオン状態にし、給電端子ＶＰから電圧１Ｖを印加してローカルビット線ＬＢ１をプリチャージする。この後、選択トランジスタＳＴ１をオフ状態にし、ワード線Ｗ０１の電位を上げてメモリセルＭＣ０１を選択する。メモリセルＭＣ０１のしきい値が‘Ｌ’の場合、信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂのどちらもオン状態になる。実施例５と同様に、グローバルビット線ＧＢ１ａおよびＧＢ１ｂを０．５Ｖにプリチャージしておき、電源供給端子ＶＣＣに１Ｖを、電源供給端子ＶＳＳに０Ｖを印加する。２つの信号増幅トランジスタＡＭＴ１ａ，ＡＭＴ１ｂの出力を受け、グローバルビット線ＧＢ１ａは０Ｖに低下し、グローバルビット線ＧＢ１ｂは１Ｖに上昇する。電位差は最大１Ｖになる。この電位差を利用して差動型センスアンプＳＡ２が駆動される。
メモリセルＭＣ０１のしきい値が‘Ｈ’のときは、２つの信号増幅トランジスタＡＭＴ１ａおよびＡＭＴ１ｂはオフ状態にあるので、グローバルビット線ＧＢ１ａおよびＧＢ１ｂのちらも０．５Ｖのままで保持され、差動型スアンプＳＡ２からの信号出力は行なわれない。
本実施例の特徴の一つは、メモリセルのしきい値が‘Ｌ’に対するビット線の信号振幅が大きく取れることである。図９に示した実施例５では、１対の信号増幅トランジスタの内、常時、片側がオフ状態にあった。信号振幅の電位差は、本実施例の構成の方が大きく、高速化に有利となる。また、同一極性のトランジスタだけで構成されるので、相補型のようなウエル分離の距離を取る必要が無く、図９の実施例に比して、信号増幅トランジスタの領域が小さくできる利点もある。本実施例でも書込み電圧供給線を読出し信号線と分離しているので、信号増幅トランジスタの破壊可能性を低く抑えることができるのは勿論である。
なお、給電端子ＶＰを独立して設けない場合は、グローバルビット線ＧＢ１ｂに選択トランジスタのドレイン配線を接続して、書込み時および読出し時のドレイン電位供給はグローバルビット線ＧＢ１ｂから行なうように構成しても良い。その場合、読出し時には選択トランジスタを必ずオフ状態としておく。それ以外は、本実施例で述べた動作と全く同じ動作となる。このように構成した場合、書込みおよび読出し電位の供給線を読出しビット線と兼ねるため、配線に要する面積を低減できる。
これまでに述べた実施例から明らかなように、本発明によれば、フラッシュメモリ等の不揮発性メモリに好適に適用できるのもである。なお、本発明に係る半導体不揮発性記憶装置では、３種類のトランジスタの特性および動作条件に注意する必要がある。すなわち、ローカルビット線の信号を増幅してグローバルビット線に送る信号増幅トランジスタと、不揮発性のメモリセルトランジスタと、選択トランジスタ他のトランジスタの３種類のトランジスタの特性および動作条件である。これに関して、以下に簡単に説明する。
フラッシュメモリ等の不揮発性メモリセルトランジスタは、読出し時にも弱い書込みによるしきい値（Ｖｔｈ）のシフトが起こリ得るので、Ｖｔｈシフト限界内に入るようにメモリセル読出し時のドレイン電圧Ｖｍｄは１Ｖ程度に低く抑える必要がある。また、メモリセルの出力電圧であるドレイン電圧Ｖｍｄが、本発明で用いる信号増幅トランジスタのゲート入力電圧の最大値となるので、信号増幅トランジスタのドレイン電流Ｉｄｓは、低いゲート入力電圧でもメモリセルのドレイン電流Ｉｄｓｍ以上の電流を確保できる必要があると共に、オフリーク電流が無いようにしきい値Ｖｔｈは正である必要がある。すなわち、信号増幅トランジスタのこのような性能そのものが、メモリセルよりも高い必要がある。言い換えれば、信号増幅トランジスタのゲート電圧Ｖｇおよびドレイン電圧Ｖｄの動作条件として、Ｖｇ＝Ｖｍｄ、Ｖｄ＞Ｖｍｄが必要であり、ドレイン電流Ｉｄｓは、メモリセル読出し時のメモリセルトランジスタのドレイン電流Ｉｄｓｍに対して、Ｉｄｓ＞Ｉｄｓｍを満足する特性が得られる必要がある。
したがって、上記した３種類のトランジスタに求められる構造は、例えば加工レベルが０．２μｍの素子技術の場合であれば、おおよそ次のようなものとなる。
メモリセルトランジスタのゲート酸化膜厚は１２〜８ｎｍ、ゲート長は０．３〜０．２μｍ、拡散層耐圧はホットエレクトロン書込みできるように約５Ｖは必要である。
選択トランジスタのゲート酸化膜厚は２０〜１２ｎｍ、ゲート長は０．９〜０．６μｍ、拡散層耐圧は書換え時の制御ゲート電圧印加に耐えられるように１０〜２０Ｖは必要である。
信号増幅トランジスタのゲート酸化膜厚はメモリセルの８ｎｍより薄く、ゲート長はメモリセルのゲート長よりも短く、拡散層耐圧はＩ／Ｏ（入出力）電圧に耐えられれば良く、すなわち３．３Ｖ程度であればよい。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、実施例中では、センスアンプは、複数のローカルビット線に対して１個の場合を示して説明したが、ローカルビット線１本ごとセンスアンプを設けても良い。
産業上の利用可能性
本発明に係る半導体不揮発性記憶装置は、読出し速度の改善を図ることができる。したがって、フラッシュメモリ等の半導体不揮発性記憶装置を高速なプログラム読出しに供することができる。本発明に係る半導体不揮発性記憶装置を用いれば、高性能情報機器を、低コストで実現することが可能になる。特に、組込み余裕の無い、携帯機器などに高速読出しが可能な一時格納記憶装置用として使用すれば好適である。
【図面の簡単な説明】
図１は従来のＮＯＲ型構成の半導体不揮発性記憶装置の要部回路図、
図２は図１に示した回路構成の平面レイアウト図、
図３は本発明に係るＮＯＲ型構成の半導体不揮発性記憶装置の一実施例を示す要部回路図、
図４は図３に示した回路構成の平面レイアウト図、
図５は図４のレイアウトの主要部を示す平面レイアウト図、
図６は図５中にＡ−Ａ’線で示した部分に沿った断面構造図、
図７は図６に示したメモリセル部分の拡大断面図、
図８は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図９は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図１０は本発明に係る半導体不揮発性記憶装置の他の実施例を示す要部回路図、
図１１は本発明に係る半導体不揮発性記憶装置で用いる差動型センスアンプの一例を示す回路図である。
Claims (13)
- 電荷を保持する領域と制御ゲートとを有する複数の半導体不揮発性メモリセルからなるメモリセルアレイと、
前記メモリセルの制御ゲートに接続されたワード線と、
前記メモリセルのソース・ドレイン経路に一端が接続されたローカルビット線と、
前記ローカルビット線の他端がゲートに接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース・ドレイン経路に一端が接続されたグローバルビット線と
前記グローバルビット線の他端が接続された信号検出回路と、を具備することを特徴とする半導体不揮発性記憶装置。 - ワード線により選択された、電荷を保持する領域と制御ゲートとを有する半導体不揮発性メモリセルが、そのメモリセルに格納された情報に応じてオンまたはオフすることにより、そのメモリセルが接続されたローカルビット線に生じる電位変動を、ＭＯＳトランジスタのゲート電極で直接受け、そのＭＯＳトランジスタのオンまたはオフによる電流変動を信号検出回路で検出するように構成したことを特徴とする半導体不揮発記憶装置。
- 前記メモリセルを選択するワード線に電圧を印加する前に、ローカルビット線は予め充電されていることを特徴とする請求の範囲第１項または第２項に記載の半導体不揮発性記憶装置。
- 前記ＭＯＳトランジスタが、ｎ型であることを特徴とする請求の範囲第１項乃至第３項のいずれか１項に記載の半導体不揮発性記憶装置。
- 前記ＭＯＳトランジスタが、１対のｐ型とｎ型のＭＯＳトランジスタで構成され、それらのゲート電極が同一のローカルビット線に接続されていることを特徴とする請求の範囲第１項乃至第３項のいずれか１項に記載の半導体不揮発性記憶装置。
- 前記１対のＭＯＳトランジスタのドレイン端子が、同一のグローバルビット線に接続されていることを特徴とする請求の範囲第５項に記載の半導体不揮発性記憶装置。
- 前記１対のＭＯＳトランジスタのドレイン端子が、相異なるグローバルビット線に接続され、その内の２本のグローバルビット線は同一の信号検出回路に接続されていることを特徴とする請求の範囲第５項に記載の半導体不揮発性記憶装置。
- 前記ＭＯＳトランジスタが、２個のｎ型ＭＯＳトランジスタから構成され、夫々のＭＯＳトランジスタのドレイン端子が、相異なるグローバルビット線に接続され、その２本のグローバルビット線は同一の信号検出回路に接続されていることを特徴とする請求の範囲第１項乃至第３項のいずれか１項に記載の半導体不揮発性記憶装置。
- 前記２個のｎ型ＭＯＳトランジスタのゲート電極に接続されたローカルビット線に、メモリセルではない１個のＭＯＳトランジスタのドレインが接続され、そのＭＯＳトランジスタを介してローカルビット線に情報書換用電圧を印加するための給電端子をさらに設けたことを特徴とする請求の範囲第８項に記載の半導体不揮発性記憶装置。
- 前記１対のＭＯＳトランジスタのゲート電極に接続されたローカルビット線に、メモリセルではない１個のＭＯＳトランジスタのドレインが接続され、そのＭＯＳトランジスタを介してローカルビット線に情報書換用電圧を印加するための給電端子をさらに設けたことを特徴とする請求の範囲第６項または第７項に記載の半導体不揮発性記憶装置。
- 前記２個のｎ型ＭＯＳトランジスタのゲート電極に接続されたローカルビット線に、メモリセルではない１個のＭＯＳトランジスタのドレインが接続され、そのＭＯＳトランジスタのソースが、前記２個のＭＯＳトランジスタの内、ソースに正電位が印加されるＭＯＳトランジスタのドレインが接続されるグローバルビット線に共通接続されていることを特徴とする請求の範囲第８項に記載の半導体不揮発性記憶装置。
- 情報書換時の高電圧を、前記共通接続のグローバルビット線から前記ローカルビット線に供給するように構成することを特徴とする請求の範囲第１１項に記載の半導体不揮発性記憶装置。
- 前記信号検出回路は差動型センスアンプである請求の範囲第７項または第８項に記載の半導体不揮発性記憶装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/002856 WO2002082460A1 (fr) | 2001-04-02 | 2001-04-02 | Dispositif de stockage non volatile a semi-conducteurs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2002082460A1 true JPWO2002082460A1 (ja) | 2004-07-29 |
Family
ID=11737216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002580340A Withdrawn JPWO2002082460A1 (ja) | 2001-04-02 | 2001-04-02 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6944056B2 (ja) |
| JP (1) | JPWO2002082460A1 (ja) |
| WO (1) | WO2002082460A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU9497901A (en) * | 2000-10-03 | 2002-04-15 | Penwest Pharmaceuticals Compan | Delivery system for multi-pharmaceutical active materials at various release rates |
| US6944056B2 (en) * | 2001-04-02 | 2005-09-13 | Renesas Technology Corp. | Semiconductor non-volatile storage device |
| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP3759924B2 (ja) * | 2002-11-21 | 2006-03-29 | 松下電器産業株式会社 | 半導体装置 |
| KR100560801B1 (ko) * | 2003-11-24 | 2006-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 |
| JP4170952B2 (ja) | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
| KR100604857B1 (ko) * | 2004-05-27 | 2006-07-26 | 삼성전자주식회사 | 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법 |
| JP4649260B2 (ja) * | 2005-04-13 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
| JP2006302436A (ja) * | 2005-04-22 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP5590510B2 (ja) * | 2006-01-06 | 2014-09-17 | 日本電気株式会社 | 半導体記憶装置 |
| KR100919433B1 (ko) * | 2006-06-29 | 2009-09-29 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US7426127B2 (en) * | 2006-12-21 | 2008-09-16 | Intel Corporation | Full-rail, dual-supply global bitline accelerator CAM circuit |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US20120038597A1 (en) * | 2010-08-10 | 2012-02-16 | Coulson Michael P | Pre-programming of in-pixel non-volatile memory |
| US8705282B2 (en) | 2011-11-01 | 2014-04-22 | Silicon Storage Technology, Inc. | Mixed voltage non-volatile memory integrated circuit with power saving |
| KR102463921B1 (ko) * | 2016-02-19 | 2022-11-07 | 에스케이하이닉스 주식회사 | 넓은 동작 영역을 갖는 불휘발성 메모리 소자 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576510B2 (ja) * | 1986-11-14 | 1997-01-29 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JPH0567791A (ja) | 1991-06-20 | 1993-03-19 | Mitsubishi Electric Corp | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| US5675529A (en) * | 1995-07-07 | 1997-10-07 | Sun Microsystems, Inc. | Fast access memory array |
| JP3372158B2 (ja) | 1996-02-09 | 2003-01-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5754469A (en) * | 1996-06-14 | 1998-05-19 | Macronix International Co., Ltd. | Page mode floating gate memory device storing multiple bits per cell |
| JPH10228766A (ja) * | 1997-02-17 | 1998-08-25 | Hitachi Ltd | マイクロコンピュータ |
| US5748545A (en) * | 1997-04-03 | 1998-05-05 | Aplus Integrated Circuits, Inc. | Memory device with on-chip manufacturing and memory cell defect detection capability |
| JPH118324A (ja) * | 1997-04-23 | 1999-01-12 | Sanyo Electric Co Ltd | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
| JP4073525B2 (ja) * | 1997-09-05 | 2008-04-09 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JPH1196784A (ja) * | 1997-09-24 | 1999-04-09 | Mitsubishi Electric Corp | 読み出し専用メモリ |
| JPH11243185A (ja) * | 1997-12-24 | 1999-09-07 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
| FR2784219B1 (fr) * | 1998-09-16 | 2001-11-02 | St Microelectronics Sa | Architecture de circuit memoire |
| US6262914B1 (en) * | 1999-08-11 | 2001-07-17 | Texas Instruments Incorporated | Flash memory segmentation |
| US6310809B1 (en) * | 2000-08-25 | 2001-10-30 | Micron Technology, Inc. | Adjustable pre-charge in a memory |
| US6507525B1 (en) * | 2000-08-25 | 2003-01-14 | Micron Technology, Inc. | Differential sensing in a memory |
| US6426905B1 (en) * | 2001-02-07 | 2002-07-30 | International Business Machines Corporation | High speed DRAM local bit line sense amplifier |
| US6944056B2 (en) * | 2001-04-02 | 2005-09-13 | Renesas Technology Corp. | Semiconductor non-volatile storage device |
| JP3573341B2 (ja) * | 2001-05-09 | 2004-10-06 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP2003123493A (ja) * | 2001-10-12 | 2003-04-25 | Fujitsu Ltd | ソース電位を制御してプログラム動作を最適化した不揮発性メモリ |
| KR100423894B1 (ko) * | 2002-05-09 | 2004-03-22 | 삼성전자주식회사 | 저전압 반도체 메모리 장치 |
-
2001
- 2001-04-02 US US10/473,817 patent/US6944056B2/en not_active Expired - Lifetime
- 2001-04-02 JP JP2002580340A patent/JPWO2002082460A1/ja not_active Withdrawn
- 2001-04-02 WO PCT/JP2001/002856 patent/WO2002082460A1/ja active Application Filing
-
2005
- 2005-06-21 US US11/156,538 patent/US7180793B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040140485A1 (en) | 2004-07-22 |
| WO2002082460A1 (fr) | 2002-10-17 |
| US20050237805A1 (en) | 2005-10-27 |
| US7180793B2 (en) | 2007-02-20 |
| US6944056B2 (en) | 2005-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7180793B2 (en) | Semiconductor non-volatile storage device | |
| JP5789465B2 (ja) | 半導体メモリ装置 | |
| US7688648B2 (en) | High speed flash memory | |
| TWI378448B (en) | A new method to improve the write speed for memory products | |
| US7274593B2 (en) | Nonvolatile ferroelectric memory device | |
| US7728369B2 (en) | Nonvolatile ferroelectric memory device | |
| JP2007123830A (ja) | 不揮発性半導体記憶装置 | |
| TW200428490A (en) | Semiconductor memory device, display device, and portable electronic apparatus | |
| WO2000021092A1 (en) | Semiconductor device | |
| US7126185B2 (en) | Charge trap insulator memory device | |
| US20100020622A1 (en) | One-transistor type dram | |
| WO2000070622A1 (fr) | Circuit de memorisation | |
| JPS586234B2 (ja) | 半導体記憶装置 | |
| JPH10223776A (ja) | 半導体記憶装置 | |
| JP2003078026A (ja) | ダブルゲートｍｏｓトランジスタ構造による高集積メモリ回路 | |
| JPS6235559A (ja) | 半導体記憶装置 | |
| US6744672B2 (en) | Non-volatile semiconductor memory device capable of high-speed data reading | |
| JP2002198497A (ja) | 半導体装置及びその駆動方法 | |
| JP2002269975A (ja) | 半導体記憶装置 | |
| US20060054977A1 (en) | Charge storage memory cell | |
| JP3856736B2 (ja) | 不揮発性半導体記憶装置、およびその駆動方法 | |
| JP2000049308A (ja) | 半導体記憶装置 | |
| JPH11232880A (ja) | センスアンプ回路 | |
| JPH0313676B2 (ja) | ||
| JPH0235688A (ja) | センスアンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060407 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060407 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070801 |