JPH11232880A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH11232880A JPH11232880A JP3276398A JP3276398A JPH11232880A JP H11232880 A JPH11232880 A JP H11232880A JP 3276398 A JP3276398 A JP 3276398A JP 3276398 A JP3276398 A JP 3276398A JP H11232880 A JPH11232880 A JP H11232880A
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Abstract
消費電流を増加させないラッチ型のセンスアンプ回路を
実現する。 【解決手段】 情報の読出しに際し、対をなすビット線
Ｓ，Ｓ／はプリチャージ回路２０によって同電位に設定
され、電位Ｖpcに設定なる。この後、ワード線ＷＬが選
択的に活性化され、ビット線Ｓ，Ｓ／の電位は、メモリ
セルＭＣａ，ＭＣｂの保持情報に基づき相補的に上昇ま
たは降下する。このとき、例えばビット線Ｓ／の電位が
ＮＭＯＳ１２の閾値よりも低くなると、該ＮＭＯＳ１２
が遮断状態になり、ビット線Ｓの電位が電源電位ＶH に
上昇するまでに、ビット線Ｓと増幅部１１の入出力端子
Ｎ１とが切り離される。
Description
に用いられるセンスアンプ回路に関するものである。
例えば、次のような文献に記載されるものがあった。 文献；菅野卓雄監修、飯塚哲哉編集「ＣＭＯＳ超ＬＳＩ
の設計」（１９８９）培風館発行、P.186-187 ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という）等に使用され、該ＤＲＡＭ中のメモリセルが蓄
えた微弱な電荷に起因した信号を高速かつ高感度に増幅
する回路に、上記文献に示されたラッチ型センスアンプ
回路がある。ラッチ型センスアンプ回路は、２本のビッ
ト線からなるビット線対に接続され、該２本のビット線
の電位を電源電位または接地電位に設定する機能を有し
ている。ＤＲＡＭの選択されたメモリセルからデータを
読み出す場合、対象のメモリセルに対応する２本のビッ
ト線（ビット線対）は、プリチャージ電圧にプリチャー
ジされ、同電位に設定される。その後、２本のビット線
対の電位バランスが、該ビット線に接続されたメモリセ
ルに蓄えられた電荷によって変動して崩れる。このと
き、ラッチ型センスアンプ回路は、電位の高い方のビッ
ト線を電源電位に幅増し、低い方のビット線を接地電位
に増幅する。よって、ラッチ型センスアンプ回路は増幅
率は無限大であり、非常に感度が高く高速なセンスアン
プといえる。ＤＲＡＭの場合には、ラッチ型センスアン
プ回路を用いて読出し動作を行うことにより、同時にリ
フレッシュが行えるので都合がよい。
ラッチ型センスアンプ回路では、次のような課題があっ
た。読出し時に、対をなす２本のビット線のうちの一方
が電源電位に設定され、それがメモリセルに印加され
る。そのため、ラッチ型センスアンプ回路を組み込む
と、ＤＲＡＭ以外では、電源電位からの電流がビット線
及びメモリセルを介して流れて消費電流が増加するの
で、使用しにくいという課題があった。
に、本発明のうちの第１の発明は、メモリセルから読出
された情報に基づく電位をそれぞれ伝達する第１及び第
２のビット線からなるビット線対に対して設けられ、前
記第１及び第２のビット線にそれぞれ接続された２個の
入出力端子を有し、該第１及び第２のビット線の電位を
検知し、電源電位を用いて前記ビット線対の電位差の増
幅を行い、該第１及び第２のビット線に前記情報に基づ
く新たな電位を印加する増幅手段を備えたセンスアンプ
回路において、次のような第１及び第２のスイッチング
素子を設けている。前記第１のスイッチング素子は、前
記増幅手段の一方の入出力端子と前記第１のビット線と
の間に接続され、前記印加によって該第１のビット線の
電位が所定の電位よりも上昇または降下したときに該増
幅手段の入出力端子及び第１のビット線間を遮断する機
能を有している。前記第２のスイッチング素子は、前記
増幅手段の他方の入出力端子と前記第２のビット線との
間に接続され、前記印加によって該第２のビット線の電
位が所定の電位よりも上昇または降下したときに該増幅
手段の他方の入出力端子及び第２のビット線間を遮断す
る機能を有している。第２の発明では、第１の発明にお
ける前記第１のスイッチング素子は、基板電極及び前記
増幅手段の一方の入出力端子に接続された第１の導通電
極と、前記第１のビット線に接続された第２の導通電極
と、前記第２のビット線に接続され、該第２のビット線
及び該第１の導通電極間の電位差に基づき該第１及び第
２の導通電極間の導通または遮断を制御する第１の制御
電極とを有する第１の電界効果トランジスタ（以下、Ｆ
ＥＴという）で構成し、前記第２のスイッチング素子
は、基板電極及び前記増幅手段の他方の入出力端子に接
続された第３の導通電極と、前記第２のビット線に接続
された第４の導通電極と、前記第１のビット線に接続さ
れ、該第１のビット線及び該第３の導通電極間の電位差
に基づき該第３及び第４の導通電極間の導通または遮断
を制御する第２の制御電極とを有する第２のＦＥＴで構
成している。
第１及び第２のＦＥＴは、ディプレッション型のＮチャ
ネル型ＦＥＴでそれぞれ構成している。第１〜第３の発
明によれば、以上のようにセンスアンプ回路を構成した
ので、第１及び第２のビット線は、メモリセルの保持し
た情報に基づく電位を伝達し、増幅手段が電源電位を用
いた増幅を行い第１及び第２のビット線に該情報に対応
した電位を設定して印加する。そのため、第１及び第２
のビット線が上昇または降下する。ここで、第１または
第２のスイッチング素子により、第１または第２のビッ
ト線が所定の電位よりも上昇または降下したときに、増
幅手段の入出力端子と第１または第２ビット線との間が
遮断される。従って、前記課題を解決できるのである。
半導体記憶装置の要部の回路図である。この半導体記憶
装置は、複数のワード線ＷＬと、対をなす第１及び第２
のビット線Ｓ，Ｓ／（但し、「／」は反転を意味する）
で構成された複数のビット線対ＢＰとを有している。複
数のワード線ＷＬとビット線Ｓ，Ｓ／とは、図示しない
絶縁膜を介して交差するように配置されている。各ワー
ド線ＷＬと各ビット線Ｓ，Ｓ／との交差箇所に、フラッ
シュメモリで形成された複数のメモリセルＭＣａと該メ
モリセルＭＣａに対して相補的な情報を記憶する複数の
メモリセルＭＣｂとが対を成して配列されている。ビッ
ト線Ｓには、メモリセルＭＣａのドレインが接続され、
該メモリセルＭＣａのソースが接地されている。ビット
線Ｓ／には、メモリセルＭＣｂのドレインが接続され、
該メモリセルＭＣｂのソースは接地されている。ワード
線ＷＬは、対をなすメモリセルＭＣａ及びＭＣｂのゲー
トに共通に接続されている。ビット線対ＢＰごとに、セ
ンスアンプ回路１０と、プリチャージ回路２０とが設け
られている。
Ｎ１，Ｎ２を有する増幅手段１１と、第１のスイッチン
グ素子であるＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯ
Ｓという）１２と、第２のスイッチング素子であるＮＭ
ＯＳ１３とを備えている。増幅手段１１は、前記文献に
示されたラッチ型センスアンプ回路と同等の回路で構成
され、入出力端子Ｎ１にドレインが接続されたＰチャネ
ル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１１ａ及び
ＮＭＯＳ１１ｂと、入出力端子Ｎ２に同士が接続された
ＰＭＯＳ１１ｃ及びＮＭＯＳ１１ｄとを有している。Ｐ
ＭＯＳ１１ａ，１１ｃのソースは、高電位側の電源電位
ＶH に接続され、ＮＭＯＳ１１ｂ，１１ｄのソースが低
電位側の電源電位ＶL に接続されている。ＰＭＯＳ１１
ａ及びＮＭＯＳ１１ｂのゲートは、入出力端子Ｎ２に接
続され、ＰＭＯＳ１１ｃ及びＮＭＯＳ１１ｄのゲート
が、入出力端子Ｎ１に接続されている。
段１１のＮＭＯＳ１１ｂ，１１ｄ及びＰＭＯＳ１１ａ，
１１ｃや、メモリセルＭＣａ，ＭＣｄの基板とは絶縁さ
れている。第１の導通電極であるＮＭＯＳ１２のソース
は、該ＮＭＯＳ１２の基板電極及び入出力端子Ｎ１に接
続され、第２の導通電極である該ＮＭＯＳ１２のドレイ
ンが、ビット線Ｓに接続されている。第３の導通電極で
あるＮＭＯＳ１３のソースは、該ＮＭＯＳ１３の基板電
極及び入出力端子Ｎ２に接続され、第４の導通電極であ
る該ＮＭＯＳ１３のドレインが、ビット線Ｓ／に接続さ
れている。第１の制御電極であるＮＭＯＳ１２のゲート
は、ＮＭＯＳ１３のソース及び入出力端子Ｎ２に接続さ
れ、第２の制御電極であるＮＭＯＳ１３のゲートが、Ｎ
ＭＯＳ１２のソース及び入出力端子Ｎ１に接続されてい
る。
ート電圧対ドレイン電流特性図である。各ＮＭＯＳ１
２，１３は、いずれもディプレッション型であり、該Ｎ
ＭＯＳ１２，１３が遮断状態から導通状態に変化するゲ
ート電圧Ｖｇ（閾値）は、負の電圧Ｖoff である。ゲー
ト電圧Ｖｇが電圧Ｖoff 以上の場合に、各ＮＭＯＳ１
２，１３は導通状態になり、ドレイン電流Ｉｄを流す。
プリチャージ回路２０は、入出力端子Ｎ１，Ｎ２間にド
レイン及びソースが接続されたＮＭＯＳ２１と、該入出
力端子Ｎ１にドレインが接続されたＮＭＯＳ２２と、該
入出力端子Ｎ２にドレインが接続されたＮＭＯＳ２３と
を有している。各ＮＭＯＳ２１〜２３のゲートには、プ
リチャージ信号Ｐが入力される接続であり、ＮＭＯＳ２
２及び２３のソースには、プリチャージ電圧Ｖpcが入力
される接続になっている。
ートである。この図３を参照しつつ、図１の半導体記憶
装置の動作を説明する。プリチャージ信号Ｐを電源電圧
Ｖｃｃの例えば５［Ｖ］にすると、ＮＭＯＳ２１，２
２，２３が導通状態になり、入出力端子Ｎ１，Ｎ２に
は、ＮＭＯＳ２２，２３を介してプリチャージ電圧Ｖpc
が印加される。ＮＭＯＳ２１は、その入出力端子Ｎ１，
Ｎ２の電位を同電位に設定する。このときには、ＮＭＯ
Ｓ１２，１３が共に導通状態なので、ビット線Ｓ，Ｓ／
の電位が共に電位Ｖpcに充電される。このプリチャージ
電圧Ｖpcは、メモリセルＭＣａ，ＭＣｂが誤動作しない
範囲で低く設定してもよく、Ｖｃｃが５［Ｖ］の場合に
は、Ｖpc＜Ｖｃｃ／２とすることが可能である。プリチ
ャージ信号Ｐが０［Ｖ］になると、ＮＭＯＳ２１〜２３
が遮断状態になり、プリチャージ回路２０とビット線
Ｓ，Ｓ／とが切り離される。この状態でワード線ＷＬが
選択的に活性化され、情報の読出しが行われる。対をな
すメモリセルＭＣａ及びＭＣｂは相補的な情報を有する
メモリセルであり、選択されたワード線ＷＬにゲートが
接続されたメモリセルＭＣａ及びＭＣｂのうちの一方が
導通状態になり、他方が遮断状態になる。そのため、ビ
ット線ＳまたはＳ／から電荷が抜け、ビット線Ｓまたは
Ｓ／の電位が降下する。例えば、メモリセルＭＣｂが導
通状態、ＭＣａが遮断状態になると、ビット線Ｓ／の電
位が電位Ｖpcから降下する。これにより、入出力端子Ｎ
２の電位も電位Ｖpcから降下する。ここで、電源電位Ｖ
H に例えば電位Ｖｃｃの５［Ｖ］、電源電位ＶL に０
［Ｖ］を印加しておくと、入出力端子Ｎ２の電位が降下
すると、増幅手段１１のＰＭＯＳ１１ａ及びＮＭＯＳ１
１ｄが導通状態に設定され、ＮＭＯＳ１１ｂ及びＰＭＯ
Ｓ１１ｃが遮断状態に設定される。これにより、入出力
端子Ｎ１に５［Ｖ］の電位ＶH が印加されると共に、入
出力端子Ｎ２に０［Ｖ］の電位ＶL が印加され、ビット
線対ＢＰの電位差が増幅される。
Ｓ，Ｓ／の電位を示す波形図である。各入出力端子Ｎ
１，Ｎ２の電位が、ゲート及びソースにそれぞれ入力さ
れた各ＮＭＯＳ１３，１２は、該入出力端子Ｎ１，Ｎ２
の電位差を検出し、該電位差が｜Ｖoff ｜以上になる
と、ＮＭＯＳ１３は導通状態に維持されるが、ＮＭＯＳ
１２は遮断状態になる。よって、入出力端子Ｎ１とメモ
リセルＭＣａ側のビット線Ｓとの間が遮断され、図４
（ａ）のように、ビット線Ｓ／の電位が０［Ｖ］に下が
り、ビット線Ｓの電位は、｜Ｖoff ｜＋αに維持され
る。なお、αは、ＮＭＯＳ１２が遮断状態になったとき
のビット線Ｓ／の電位であり、０＜α＜Ｖｃｃである。
ここで、ビット線Ｓ／の電位が０［Ｖ］に下がった後
に、ＮＭＯＳ１２が遮断状態になるような場合には、ビ
ット線Ｓの電位は、図４（ｂ）のように｜Ｖoff ｜に維
持される。よって、｜Ｖoff ｜＜Ｖｃｃとすることで、
メモリセルＭＣａ或いはＭＣｂに印加される電位は、電
位Ｖｃｃ以下となり、低電圧でビット線Ｓ，Ｓ／とメモ
リセルＭＣａ及びＭＣｂを駆動することができる。
ンプ回路１０を、従来のラッチ型センスアンプ回路に相
当する増幅手段１１と、入出力端子Ｎ１，Ｎ２とビット
線Ｓ，Ｓ／との間をスイッチングするＮＭＯＳ１２，１
３とで構成したので、入出力端子Ｎ１，Ｎ２の電位が上
昇しても、ビット線，Ｓ，Ｓ／の遮断により、電源電位
ＶH がメモリセルＭＣａ，ＭＣｂに印加されなくなる。
よって、電流が流れなくなるので、ＤＲＡＭ以外の半導
体記憶装置でも、ラッチ型センスアンプを適用できるよ
うになる。そのうえ、ＮＭＯＳ１２，１３のゲートは、
入出力端子Ｎ２またはＮ１にそれぞれ接続されているの
で、該ＮＭＯＳ１２，１３を遮断状態にするために、特
別なタイミング信号を用いなくても、自動的に遮断状態
にすることができる。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） ビット線Ｓ，Ｓ／は、読出された情報に応じた
相補的な電位を伝達するものであり、メモリセルＭＣ
ａ、ＭＣｂはフラッシュメモリではなく、ゲート膜で強
誘電体で構成された電界効果トランジスタで形成したも
のでもよく、さらに、１個のメモリセルで構成してもよ
い。 （２） 上記実施形態では、メモリセルＭＣａ、ＭＣｂ
に高電位ＶH が印加されないようにしているが、ＮＭＯ
Ｓ１２，１３をＰＭＯＳに置換することにより、メモリ
セルＭＣａ、ＭＣｂに低電位ＶL が印加されないように
することも可能である。 （３） 電源電位Ｖh 及びＶL は、５［Ｖ］や０［Ｖ］
以外に設定してもよい。
によれば、第１及び第２のビット線の電位を検知し、電
源電位を用いてビット線対の電位差の増幅を行い、第１
及び第２のビット線に情報に基づく新たな電位を印加す
る増幅手段と、第１のビット線の電位が所定の電位より
も上昇または降下したときに増幅手段の入出力端子と第
１のビット線との間を遮断する第１のスイッチング素子
と、第２のビット線の電位が所定の電位よりも上昇また
は降下したときに増幅手段の入出力端子と第２のビット
線との間を遮断する第２のスイッチング素子とでセンス
アンプ回路を構成したので、第１及び第２のビット線の
電位が、例えば所定の値よりも高くなった場合には、該
第１及び第２のビット線が増幅手段から切り離されるの
で、ＤＲＡＭ以外の半導体記憶装置に用いても、消費電
力を低減できる。第２及び第３の発明によれば、第１の
発明における第１のスイッチング素子を、第１及び第２
の導通電極が増幅手段の一方の入出力端子と第１のビッ
ト線とにそれぞれ接続され、第１の制御電極が第２のビ
ット線に接続された第１のＦＥＴで構成し、第２のスイ
ッチング素子を、第３及び第４の導通電極が増幅手段の
他方の入出力端子と第２のビット線とにそれぞれ接続さ
れ、第２の制御電極が第１のビット線に接続された第２
のＦＥＴで構成したので、第１及び第２のＦＥＴが自動
的に遮断状態になり、該遮断状態を設定するための別の
タイミング信号等が不要になる。
の回路図である。
レイン電流特性図である。
である。
Claims (3)
- 【請求項１】 メモリセルから読出された情報に基づく
電位をそれぞれ伝達する第１及び第２のビット線からな
るビット線対に対して設けられ、 前記第１及び第２のビット線にそれぞれ接続された２個
の入出力端子を有し、該第１及び第２のビット線の電位
を検知し、電源電位を用いて前記ビット線対の電位差の
増幅を行い、該第１及び第２のビット線に前記情報に基
づく新たな電位を印加する増幅手段を備えたセンスアン
プ回路において、 前記増幅手段の一方の入出力端子と前記第１のビット線
との間に接続され、前記印加によって該第１のビット線
の電位が所定の電位よりも上昇または降下したときに該
増幅手段の一方の入出力端子及び第１のビット線間を遮
断する第１のスイッチング素子と、 前記増幅手段の他方の入出力端子と前記第２のビット線
との間に接続され、前記印加によって該第２のビット線
の電位が所定の電位よりも上昇または降下したときに該
増幅手段の他方の入出力端子及び第２のビット線間を遮
断する第２のスイッチング素子とを、 設けたことを特徴とするセンスアンプ回路。 - 【請求項２】 前記第１のスイッチング素子は、 基板電極及び前記増幅手段の一方の入出力端子に接続さ
れた第１の導通電極と、前記第１のビット線に接続され
た第２の導通電極と、前記第２のビット線に接続され、
該第２のビット線及び該第１の導通電極間の電位差に基
づき該第１及び第２の導通電極間の導通または遮断を制
御する第１の制御電極とを有する第１の電界効果トラン
ジスタで構成し、 前記第２のスイッチング素子は、 基板電極及び前記増幅手段の他方の入出力端子に接続さ
れた第３の導通電極と、前記第２のビット線に接続され
た第４の導通電極と、前記第１のビット線に接続され、
該第１のビット線及び該第３の導通電極間の電位差に基
づき該第３及び第４の導通電極間の導通または遮断を制
御する第２の制御電極とを有する第２の電界効果トラン
ジスタで構成した、ことを特徴とする請求項１記載のセ
ンスアンプ回路。 - 【請求項３】 前記第１及び第２の電界効果トランジス
タは、ディプレッション型のＮチャネル型電界効果トラ
ンジスタでそれぞれ構成したことを特徴とする請求項２
記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03276398A JP4140076B2 (ja) | 1998-02-16 | 1998-02-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03276398A JP4140076B2 (ja) | 1998-02-16 | 1998-02-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232880A true JPH11232880A (ja) | 1999-08-27 |
| JP4140076B2 JP4140076B2 (ja) | 2008-08-27 |
Family
ID=12367891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03276398A Expired - Fee Related JP4140076B2 (ja) | 1998-02-16 | 1998-02-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4140076B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516695B1 (ko) * | 1999-12-30 | 2005-09-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 로오 액티브 방법 |
| US7864610B2 (en) | 2007-10-29 | 2011-01-04 | Elpida Memory, Inc. | Sense amplifier controlling circuit and controlling method |
-
1998
- 1998-02-16 JP JP03276398A patent/JP4140076B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516695B1 (ko) * | 1999-12-30 | 2005-09-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 로오 액티브 방법 |
| US7864610B2 (en) | 2007-10-29 | 2011-01-04 | Elpida Memory, Inc. | Sense amplifier controlling circuit and controlling method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4140076B2 (ja) | 2008-08-27 |
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