JPS6097664A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6097664A JPS6097664A JP58203738A JP20373883A JPS6097664A JP S6097664 A JPS6097664 A JP S6097664A JP 58203738 A JP58203738 A JP 58203738A JP 20373883 A JP20373883 A JP 20373883A JP S6097664 A JPS6097664 A JP S6097664A
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- transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、メモリ・セルとダミー・セルを有する形式の
半導体記憶装置の改良に関する。
半導体記憶装置の改良に関する。
従来技術と問題点
一般に、ダイナミック・ランダム・アクセス・メモリ・
セル（ｄｙｎａｍｉ ｃ ｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）に於し）ては、雑音に対処す
る為、本来のメモリ・セルに対応してダミー・セルを併
設することが行われている。
セル（ｄｙｎａｍｉ ｃ ｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）に於し）ては、雑音に対処す
る為、本来のメモリ・セルに対応してダミー・セルを併
設することが行われている。
通常、ダミー・セルはメモリ・セルに於ける容量の１／
２のそれを有し、メモリ・セルから得られる“１”と“
０”の情報の中間のレベルをもつ信号を発生するように
なっていて、それがレファレンス信号として用いられる
。
２のそれを有し、メモリ・セルから得られる“１”と“
０”の情報の中間のレベルをもつ信号を発生するように
なっていて、それがレファレンス信号として用いられる
。
最近、このダミー・セルとして、容量結合ダミー・セル
なるものが現れている。
なるものが現れている。
第１図は前記容量結合ダミー・セルを用いた半導体記憶
装置の要部回路図である。
装置の要部回路図である。
図に於いて、Ｑｌ及びＱ２はセンス増幅器を構成するト
ランジスタ、Ｑ３及びＱ４はブリ・チャージ用トランジ
スタ、Ｑ５はセンス用スイッチング・トランジスタ、Ｑ
Ｔはメモリ・セルのトランスファ・ゲート用トランジス
タ、Ｃｓは蓄積キャパシタ、ＭＣはメモリ・セル、ＢＬ
及び「Ｉはピッ、ト線、ＷＬ及びＷｌはワード線、ＷＬ
Ｄ及びＷＬＤはダミー・ワード線、ＣＤは容量結合ダミ
ー・セル、ＶＣＣは電源レベル、φＳはセンス用クロツ
ク信号、φ、及びＴ−はダミー・ワード線用クロック信
号、φ、はプリ・チャージ用クロック信号をそれぞれ示
している。
ランジスタ、Ｑ３及びＱ４はブリ・チャージ用トランジ
スタ、Ｑ５はセンス用スイッチング・トランジスタ、Ｑ
Ｔはメモリ・セルのトランスファ・ゲート用トランジス
タ、Ｃｓは蓄積キャパシタ、ＭＣはメモリ・セル、ＢＬ
及び「Ｉはピッ、ト線、ＷＬ及びＷｌはワード線、ＷＬ
Ｄ及びＷＬＤはダミー・ワード線、ＣＤは容量結合ダミ
ー・セル、ＶＣＣは電源レベル、φＳはセンス用クロツ
ク信号、φ、及びＴ−はダミー・ワード線用クロック信
号、φ、はプリ・チャージ用クロック信号をそれぞれ示
している。
図から判るように、容量結合ダミー・セルＣＤの実体は
、容量がＣｓ ／ ２であるキャパシタであり、従来の
ダミー・セルと異なり、トランスファ・ゲート用トラン
ジスタを持たず、ビット線とワード線間に単に容量が介
挿されている形式になっている。
、容量がＣｓ ／ ２であるキャパシタであり、従来の
ダミー・セルと異なり、トランスファ・ゲート用トラン
ジスタを持たず、ビット線とワード線間に単に容量が介
挿されている形式になっている。
このような、容量結合ダミー・セルＣＤの利点としては
、 （１１従来のダミー・セルが、１個の蓄積キャパシタと
、トランスファ・ゲート用及び書込み用の２個のトラン
ジスタとを必要としたのに対し１個の蓄積キャパシタで
済むから構成が簡単になる。
、 （１１従来のダミー・セルが、１個の蓄積キャパシタと
、トランスファ・ゲート用及び書込み用の２個のトラン
ジスタとを必要としたのに対し１個の蓄積キャパシタで
済むから構成が簡単になる。
（２）ダミー・ワード線はトランスファ・ゲート用トラ
ンジスタを駆動するわけではないから、ＶＣＣレベル以
上に駆動する必要はなく、従って、ワード線ドライブ回
路の負荷が軽くなり、回路設計が容易になる。
ンジスタを駆動するわけではないから、ＶＣＣレベル以
上に駆動する必要はなく、従って、ワード線ドライブ回
路の負荷が軽くなり、回路設計が容易になる。
等の点を挙げることができる゛。
ところで、近年、メモリ・セルは著しく小型化し、特に
スタック型キャパシタ・セルのように、トランスファ・
ゲート・トランジスタの上にまで蓄積キャパシタが存在
する形式のものが現れているが、その場合、該蓄積キャ
パシタの電極は、ワード線上のかなり凹凸が存在する立
体的な面上に配置されるので、ダミー・セルとして必要
とされる容量、即ち、メモリ・セルの１／２・の容量を
得ることは設計上大変困難になりつつある。これを更に
具体的に説明すると、 （１１メモリ・セルが小型化しているので、ダミー・セ
ルの蓄積キャパシタをメモリ・セルの蓄積キャパシタの
半分の寸法／にして１／２の容量を得ようとすると、そ
のような寸法は、リソグラフィやエツチングの僅かな条
件で影響を受け易く、最小の加工寸法を適用しなければ
ならないこと。
スタック型キャパシタ・セルのように、トランスファ・
ゲート・トランジスタの上にまで蓄積キャパシタが存在
する形式のものが現れているが、その場合、該蓄積キャ
パシタの電極は、ワード線上のかなり凹凸が存在する立
体的な面上に配置されるので、ダミー・セルとして必要
とされる容量、即ち、メモリ・セルの１／２・の容量を
得ることは設計上大変困難になりつつある。これを更に
具体的に説明すると、 （１１メモリ・セルが小型化しているので、ダミー・セ
ルの蓄積キャパシタをメモリ・セルの蓄積キャパシタの
半分の寸法／にして１／２の容量を得ようとすると、そ
のような寸法は、リソグラフィやエツチングの僅かな条
件で影響を受け易く、最小の加工寸法を適用しなければ
ならないこと。
（２）蓄積キャパシタを立体面上に形成しなければなら
ない為、平面上で見て面積を半分に設計しても、現実に
は容量が半分にならず、しかも、仮に半分の面積に設計
しても、この値はマスク合わせのずれに依って変化し、
動作マージンが狭くなってしまうこと。
ない為、平面上で見て面積を半分に設計しても、現実に
は容量が半分にならず、しかも、仮に半分の面積に設計
しても、この値はマスク合わせのずれに依って変化し、
動作マージンが狭くなってしまうこと。
等が挙げられる。
このような、ダミー・セルに於ける蓄積キャパシタに関
する問題は、前記した容量結合ダミー・セルにも例外な
く当て嵌まることである。
する問題は、前記した容量結合ダミー・セルにも例外な
く当て嵌まることである。
そこで、ダミー・セルをメモリ・セルと全く同じ面積及
び形状とし、読み出し時には、実効的にそのダミー・セ
ル出力がメモリ・セルの１″。
び形状とし、読み出し時には、実効的にそのダミー・セ
ル出力がメモリ・セルの１″。
“０”の中間のレベルとなるようにするものが考えられ
、これをフル・サイズ・ダミー・セルと呼んでいる。
、これをフル・サイズ・ダミー・セルと呼んでいる。
このフル・サイズ・ダミー・セルに於いては、通常、二
つのピント線で一つのダミー・セルを共用する構成を採
っているが、この構成に依ると、ダミー・セルの接続が
複雑で、特に、スタック型キャパシタ・セルではダミー
・セルの形状がメモリ・セルのそのと異なってしまう点
が大変不都合である。
つのピント線で一つのダミー・セルを共用する構成を採
っているが、この構成に依ると、ダミー・セルの接続が
複雑で、特に、スタック型キャパシタ・セルではダミー
・セルの形状がメモリ・セルのそのと異なってしまう点
が大変不都合である。
フル・サイズ・ダミー・セルに於ける利点の一つとして
、メモリ・セルに於ける構成、例えば誘電体膜の厚さを
変更すれば、ダミー・セルに於けるそれも同様に変更さ
れ、その他、形状及び寸法に関しても同様に関連して変
更され、常に所定の容量が得られることを挙げることが
できる。然しなから、ダミー・セルの形状がメモリ・セ
ルのそれと異なってしまうのではフル・サイズにする意
味がない。
、メモリ・セルに於ける構成、例えば誘電体膜の厚さを
変更すれば、ダミー・セルに於けるそれも同様に変更さ
れ、その他、形状及び寸法に関しても同様に関連して変
更され、常に所定の容量が得られることを挙げることが
できる。然しなから、ダミー・セルの形状がメモリ・セ
ルのそれと異なってしまうのではフル・サイズにする意
味がない。
発明の目的
本発明は、ダミー・セルとメモリ・セルの形状を全く同
一にした、所謂、フル・サイズのダミー・セルの形式を
採り、しかも、どのような構造の半導体記憶装置、例え
ば、スタック型キャパシタ・セルからなる半導体記憶装
置であっても、所望の容量比を再現性良く実現できるよ
うにしようとするものである。
一にした、所謂、フル・サイズのダミー・セルの形式を
採り、しかも、どのような構造の半導体記憶装置、例え
ば、スタック型キャパシタ・セルからなる半導体記憶装
置であっても、所望の容量比を再現性良く実現できるよ
うにしようとするものである。
発明の構成
本発明の半導体記憶装置では、常に導通状態になし得る
トランスファ・ゲート用トランジスタ及びその上に絶縁
膜を介して形成され且つ該トランスファ・ゲート用トラ
ンジスタと直列接続された蓄積キャパシタからなる容量
結合ダミー・セルがダミー・ワード線とビット線との間
に介挿されてなる構成を採ワている。
トランスファ・ゲート用トランジスタ及びその上に絶縁
膜を介して形成され且つ該トランスファ・ゲート用トラ
ンジスタと直列接続された蓄積キャパシタからなる容量
結合ダミー・セルがダミー・ワード線とビット線との間
に介挿されてなる構成を採ワている。
従って、容量結合ダミー・セルはメモリ・セルと全く同
じ寸法及び条件で製造され１、また、メモリ・セルの製
造条件について変更があってもダミー・セルのそれも追
随して変更され、しかも、ダミー・ワード線或いはビッ
ト線への接続は、そのまま直接行えば良いので簡単であ
る。
じ寸法及び条件で製造され１、また、メモリ・セルの製
造条件について変更があってもダミー・セルのそれも追
随して変更され、しかも、ダミー・ワード線或いはビッ
ト線への接続は、そのまま直接行えば良いので簡単であ
る。
発明の実施例
第２図は本発明一実施例の要部等価回路図であり、第１
図に関して説明した部分と同部分は同記号で指示しであ
る 図に於いて、Ｑは容量結合ダミー・セルＣＤに於けるト
ランスファ・ゲート用トランジスタである。
図に関して説明した部分と同部分は同記号で指示しであ
る 図に於いて、Ｑは容量結合ダミー・セルＣＤに於けるト
ランスファ・ゲート用トランジスタである。
本実施例に於ける容量結合ダミー・セルＣＤに於けるト
ランスファ・ゲート用トランジスタＱのゲートには正側
電源レベルＶｃｃが印加され、常に導通状態にある。尚
、トランスファ・ゲート用トランジスタＱを常に導通状
態とするには、ゲートに印加する電圧に依存することな
く、トランジスタ自体の構成に依存しても良いことは云
うまでもない。
ランスファ・ゲート用トランジスタＱのゲートには正側
電源レベルＶｃｃが印加され、常に導通状態にある。尚
、トランスファ・ゲート用トランジスタＱを常に導通状
態とするには、ゲートに印加する電圧に依存することな
く、トランジスタ自体の構成に依存しても良いことは云
うまでもない。
第３図は第２図に示した容量結合ダミー・セルの具体的
構造を表す要部切断側面図である。
構造を表す要部切断側面図である。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、３は
ｎ型チャネル領域、４は多結晶シリコンからなるゲート
電極、５及び６はｎ＋型領領域７は多結晶シリコンから
なるキャパシタ電極、８は多結晶シリコンからなるダミ
ー・ワード線、９はアルミニウム（ＡＩ）からなるビッ
ト線、ＣＳ ／はダミー・セルに於ける蓄積キャパシタ
をそれぞれ示している。
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、３は
ｎ型チャネル領域、４は多結晶シリコンからなるゲート
電極、５及び６はｎ＋型領領域７は多結晶シリコンから
なるキャパシタ電極、８は多結晶シリコンからなるダミ
ー・ワード線、９はアルミニウム（ＡＩ）からなるビッ
ト線、ＣＳ ／はダミー・セルに於ける蓄積キャパシタ
をそれぞれ示している。
この実施例では、トランスファ・ゲート用トランジスタ
のゲート電極４には正側電源レベルＶＣＣが印加され、
ダミー・ワード線８にはダミー・ワード線用クロック信
号φＤＷが印加されることは云うまでもない。
のゲート電極４には正側電源レベルＶＣＣが印加され、
ダミー・ワード線８にはダミー・ワード線用クロック信
号φＤＷが印加されることは云うまでもない。
さて、本発明者は、さきにＤＲＡＭに於けるビット線を
メモリ・セルに於けるトランスファ・ゲート用トランジ
スタのｎ＋型領領域コンタクトさせることな（、そのメ
モリ・セルに於ける蓄積キャパシタの一方の電極に共通
接続する形式のスタック型キャパシタ・セルを提供した
（要すれば、特公昭５４３−３２７８９号公報参照）。
メモリ・セルに於けるトランスファ・ゲート用トランジ
スタのｎ＋型領領域コンタクトさせることな（、そのメ
モリ・セルに於ける蓄積キャパシタの一方の電極に共通
接続する形式のスタック型キャパシタ・セルを提供した
（要すれば、特公昭５４３−３２７８９号公報参照）。
この新スタック型キャパシタ・セルに依れば、トランス
ファ・ゲート用トランジスタの略全面上に互り蓄積キャ
パシタを形成することができるので、該蓄積キャパシタ
を大容量にすることが可能である。
ファ・ゲート用トランジスタの略全面上に互り蓄積キャ
パシタを形成することができるので、該蓄積キャパシタ
を大容量にすることが可能である。
第４図は本発明を前記新スタンク型キャパシタ・セルに
実施した場合の例を表す要部等価回路図であり、第１図
及び第２図に関して説明した部分と同部分は同記号で指
示しである。
実施した場合の例を表す要部等価回路図であり、第１図
及び第２図に関して説明した部分と同部分は同記号で指
示しである。
図から判るように、この実施例では、メモリ・セルに於
ける蓄積キャパシタＣｓ及びダミー・セルに於ける蓄積
キャパシタＣ８′の一方の電極はビット線ＢＬに共通接
続されている。
ける蓄積キャパシタＣｓ及びダミー・セルに於ける蓄積
キャパシタＣ８′の一方の電極はビット線ＢＬに共通接
続されている。
第５図は第４図に関して説明した実施例の具体的な構造
を表すものであって、（ａ）は要部切断側面図、（ｂ）
は要部切断平面図であり、第１図乃至第４図に関して説
明した部分と同部分は同記号で指示しである。
を表すものであって、（ａ）は要部切断側面図、（ｂ）
は要部切断平面図であり、第１図乃至第４図に関して説
明した部分と同部分は同記号で指示しである。
図から判るように、本実施例では、ダミー・セルに於け
る蓄積キャパシタＣｓ’はトランスファ・ゲート用トラ
ンジスタの略全面上に形成され、また、蓄積キャパシタ
Ｃｓ’の一方の電極はピント線ＢＬであり、更にまた、
通常のスタック型キャパシタ・セルではビット線がコン
タクトしていたｎ＋型領領域５はダミー・ワード線８が
コンタクトしている。
る蓄積キャパシタＣｓ’はトランスファ・ゲート用トラ
ンジスタの略全面上に形成され、また、蓄積キャパシタ
Ｃｓ’の一方の電極はピント線ＢＬであり、更にまた、
通常のスタック型キャパシタ・セルではビット線がコン
タクトしていたｎ＋型領領域５はダミー・ワード線８が
コンタクトしている。
前記説明したいずれの実施例に於いても、容量結合ダミ
ー・セルの形状をメモリ・セルと全く同一にする為にト
ランスファ・ゲート用トランジスタが付加されているが
、本来、容量結合ダミー・セルではトランスファ・ゲー
トは不要であるから、そのトランジスタは実質的に常に
導通しているように、閾値をできる限り低く設定し、ま
た、ゲートは可能な限り高い電位に接続する。そして、
ダミー・セルを駆動するダミー・ワード線用クロック信
号φ、は電源電圧の半分、厳密には、“０”をストアし
ているメモリ・セルと１″をストアしているメモリ・セ
ルのそれぞれの蓄積キャパシタ電圧の半分の電圧値とな
る振幅波形にすることに依り、実質的に“０”と“１″
の中間のレベルをビット線に与えることができる。
ー・セルの形状をメモリ・セルと全く同一にする為にト
ランスファ・ゲート用トランジスタが付加されているが
、本来、容量結合ダミー・セルではトランスファ・ゲー
トは不要であるから、そのトランジスタは実質的に常に
導通しているように、閾値をできる限り低く設定し、ま
た、ゲートは可能な限り高い電位に接続する。そして、
ダミー・セルを駆動するダミー・ワード線用クロック信
号φ、は電源電圧の半分、厳密には、“０”をストアし
ているメモリ・セルと１″をストアしているメモリ・セ
ルのそれぞれの蓄積キャパシタ電圧の半分の電圧値とな
る振幅波形にすることに依り、実質的に“０”と“１″
の中間のレベルをビット線に与えることができる。
発明の効果
本発明の半導体記憶装置に於いては、常に導通状態にな
し得るトランスファ・ゲート用トランジスタ及びその上
に絶縁膜を介して形成され且つ該トランスファ・ゲート
用トランジスタと直列接続された蓄積キャパシタからな
る容量結合ダミー・セルがダミー・ワード線とビット線
との間に介挿されてなる構成を採っている。従って、こ
こに於ける容量結合ダミー・セルと本来のメモリ・セル
とは全く同一形状にすることができ、メモリ・セルの製
造条件等を変えれば、ダミー・セルの方もそれに追随し
て変化し、その結果、常に、夕蔭−・セルから正確なレ
ファレンス電位を発生させることができる。また、所謂
、フル・サイズ・ダミー・セルでありながら、ダミー・
ワード線或いはビット線への接続は直接行うことができ
るから簡単である。゛
し得るトランスファ・ゲート用トランジスタ及びその上
に絶縁膜を介して形成され且つ該トランスファ・ゲート
用トランジスタと直列接続された蓄積キャパシタからな
る容量結合ダミー・セルがダミー・ワード線とビット線
との間に介挿されてなる構成を採っている。従って、こ
こに於ける容量結合ダミー・セルと本来のメモリ・セル
とは全く同一形状にすることができ、メモリ・セルの製
造条件等を変えれば、ダミー・セルの方もそれに追随し
て変化し、その結果、常に、夕蔭−・セルから正確なレ
ファレンス電位を発生させることができる。また、所謂
、フル・サイズ・ダミー・セルでありながら、ダミー・
ワード線或いはビット線への接続は直接行うことができ
るから簡単である。゛
第１図は従来例の要部回路図、第２図は本発明一実施例
の要部等価回路図、第３図は第２図に示した実施例の具
体的構造を表す要部切断側面図、第４図は本発明に於け
る他の実施例の要部等価回路図、第５図は第４図に示し
た実施例の具体的構造を表すものであって、（ａ）は要
部切断側面図、（ｂ）は要部切断平面図である。 図に於いて、Ｑｌ及びＣ２はセンス増幅器を構成するト
ランジスタ、Ｃ３及びＣ４はブリ・チャージ用トランジ
スタ、Ｃ５はセンス用スイッチング・トランジスタ、Ｑ
Ｔはメモリ・センスのトランスファ・ゲート用トランジ
スタ、Ｑはダミー・セルのトランスファ・ゲート用トラ
ンジスタ、Ｃ８はメモリ・セルの蓄積キャパシタ、Ｃ３
′はダミー・セルの蓄積キャパシタ、ＢＬ及びＢＬはビ
ット線、ＷＬ及びＷＬはワード線、ＷＬＤ及びＷＬ百は
ダミー・ワード線、ＣＤは容量結合ダミー・セル、ｖｃ
ｃは電源レベル、φＳはセンス用クロック信号、φ、及
びＴπはダミー・ワード線用クロック信号、φ、はプリ
・チャージ用りロフク信号、１はｐ型シリコン半導体基
板、２は５ｉ０２からなるフィールド絶縁膜、３はｎ型
チャネルＭ３ｔｉ、４は多結晶シリコンからなるゲート
電極、５及び６はｎ＋型領領域７は多結晶シリコンから
なるキャパシタ電極、８は多結晶シリコンからなるダミ
ー・ワード線、９はＡＮからなるピント線である。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図
の要部等価回路図、第３図は第２図に示した実施例の具
体的構造を表す要部切断側面図、第４図は本発明に於け
る他の実施例の要部等価回路図、第５図は第４図に示し
た実施例の具体的構造を表すものであって、（ａ）は要
部切断側面図、（ｂ）は要部切断平面図である。 図に於いて、Ｑｌ及びＣ２はセンス増幅器を構成するト
ランジスタ、Ｃ３及びＣ４はブリ・チャージ用トランジ
スタ、Ｃ５はセンス用スイッチング・トランジスタ、Ｑ
Ｔはメモリ・センスのトランスファ・ゲート用トランジ
スタ、Ｑはダミー・セルのトランスファ・ゲート用トラ
ンジスタ、Ｃ８はメモリ・セルの蓄積キャパシタ、Ｃ３
′はダミー・セルの蓄積キャパシタ、ＢＬ及びＢＬはビ
ット線、ＷＬ及びＷＬはワード線、ＷＬＤ及びＷＬ百は
ダミー・ワード線、ＣＤは容量結合ダミー・セル、ｖｃ
ｃは電源レベル、φＳはセンス用クロック信号、φ、及
びＴπはダミー・ワード線用クロック信号、φ、はプリ
・チャージ用りロフク信号、１はｐ型シリコン半導体基
板、２は５ｉ０２からなるフィールド絶縁膜、３はｎ型
チャネルＭ３ｔｉ、４は多結晶シリコンからなるゲート
電極、５及び６はｎ＋型領領域７は多結晶シリコンから
なるキャパシタ電極、８は多結晶シリコンからなるダミ
ー・ワード線、９はＡＮからなるピント線である。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図
Claims (1)
- 常に導通状態になし得るトランスファ・ゲート用トラン
ジスタ及びその上に［ｉ膜を介して形成され且つ該トラ
ンスファ・ゲート用トランジスタと直列接続された蓄積
キャパシタからなる容量結合ダミー・セルがダミー・ワ
ード線とビット線との間に介挿されてなることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203738A JPS6097664A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203738A JPS6097664A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097664A true JPS6097664A (ja) | 1985-05-31 |
| JPS611906B2 JPS611906B2 (ja) | 1986-01-21 |
Family
ID=16479030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203738A Granted JPS6097664A (ja) | 1983-11-01 | 1983-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477158A (en) * | 1987-09-18 | 1989-03-23 | Sony Corp | Memory device |
| US5183772A (en) * | 1989-05-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Manufacturing method for a DRAM cell |
-
1983
- 1983-11-01 JP JP58203738A patent/JPS6097664A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477158A (en) * | 1987-09-18 | 1989-03-23 | Sony Corp | Memory device |
| US5183772A (en) * | 1989-05-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Manufacturing method for a DRAM cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611906B2 (ja) | 1986-01-21 |
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