JPS63257991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63257991A JPS63257991A JP62093533A JP9353387A JPS63257991A JP S63257991 A JPS63257991 A JP S63257991A JP 62093533 A JP62093533 A JP 62093533A JP 9353387 A JP9353387 A JP 9353387A JP S63257991 A JPS63257991 A JP S63257991A
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- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- cells
- memory
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発１は半導体記憶装置においてメモリセルの情報読
み出し時のマージンを大きくすることに関するものであ
る。
み出し時のマージンを大きくすることに関するものであ
る。
［従来の技術Ｊ
第２図は従来の半導体記憶装置アルミビット線セルのパ
ターン図であり、第３図は従来の半導体記憶装置の断面
図である。（３）はＰ型シリコン基板、（４）はこのＰ
型シリコン基板（３）上にグント絶Ｍ膜を介して設けら
れた第１層多結晶シリコン、（５）はＰ型ンリコン基板
（３〕と第１層多結晶シリコン（４）とで構成され念金
属酸化膜半導体（以下ＭＯ８と称す）キャパシタである
。（６） Ｆｉ第２層多結晶シリコンのワード線、（７
）は第２層多結晶シリコン（６）で構成されたＭＯＳ
）ランジスタのトランスファーゲートである。（８）は
アルミビット線である。第４図はメモリセルアレイの概
略図で、（９）はセンスアンプ、（１０）はメモリーセ
ル、（１１）ｉｔダミーセルである。
ターン図であり、第３図は従来の半導体記憶装置の断面
図である。（３）はＰ型シリコン基板、（４）はこのＰ
型シリコン基板（３）上にグント絶Ｍ膜を介して設けら
れた第１層多結晶シリコン、（５）はＰ型ンリコン基板
（３〕と第１層多結晶シリコン（４）とで構成され念金
属酸化膜半導体（以下ＭＯ８と称す）キャパシタである
。（６） Ｆｉ第２層多結晶シリコンのワード線、（７
）は第２層多結晶シリコン（６）で構成されたＭＯＳ
）ランジスタのトランスファーゲートである。（８）は
アルミビット線である。第４図はメモリセルアレイの概
略図で、（９）はセンスアンプ、（１０）はメモリーセ
ル、（１１）ｉｔダミーセルである。
このような構成に於てはセンスアンプ（９）に複数個の
メモリセｌしく１０）と１個のダミーセル（１１）をも
つビット線（８）が２本左右対称に結合しているダミー
セル（Ｕ）はメモリセル（１０）と同様の構造であるが
これよりキャパシタの容量が小さいものである。
メモリセｌしく１０）と１個のダミーセル（１１）をも
つビット線（８）が２本左右対称に結合しているダミー
セル（Ｕ）はメモリセル（１０）と同様の構造であるが
これよりキャパシタの容量が小さいものである。
以下読み出し時の動作について説明する。
アルミビット線（８）をあらかじめ決められた電位Ｖｐ
にした上で電源から切りはなして７０−ティング状態に
する。次にワード線（６）に正電圧を印加してトランス
ファーゲート（６）を洲きキャパシタ（５〕に蓄積され
ている電子とアルミ線ビット（８）に存在する電子とを
平均化する。その結果キャパシタ（５）に電子がたくさ
ん蓄積された状態（以下“Ｌ＃と称す）の場合キャパシ
タ（５）に蓄積されていた電子がアルミビット線（８）
にはき出されアルミピント線（８）の電位をＶｐからＶ
ｐ＋ΔＶＬへとわずかに下げる。一方、キャパシタ（５
）に電子がほとんど蓄積されていない状１！Ｉ（以”′
Ｆ’Ｈ’と称す。）の場合にはキャパシタ（５）にはほ
とんど電子が存在しないのでアルミビット線（８）の電
位Ｖｐはほとんど変化しないｔ（’Ｖｐ＋Δ７１１つと
いう電位になったとする。）この時同時に同じビット線
（８Ｊの反対側のビット線につながる１Ｌ１を書き込ん
だダミーセル（１１）のワード線にも正電圧を印加して
ビット線電位をΔｖＤだけ変化させる。このようにして
変化した左右のビット線の電位差をセンスアンプ（９〕
で比較することにより、メモリセル（１０）に保持され
ていたデータが１Ｈ＃“Ｌ′いずれであったか判定する
。
にした上で電源から切りはなして７０−ティング状態に
する。次にワード線（６）に正電圧を印加してトランス
ファーゲート（６）を洲きキャパシタ（５〕に蓄積され
ている電子とアルミ線ビット（８）に存在する電子とを
平均化する。その結果キャパシタ（５）に電子がたくさ
ん蓄積された状態（以下“Ｌ＃と称す）の場合キャパシ
タ（５）に蓄積されていた電子がアルミビット線（８）
にはき出されアルミピント線（８）の電位をＶｐからＶ
ｐ＋ΔＶＬへとわずかに下げる。一方、キャパシタ（５
）に電子がほとんど蓄積されていない状１！Ｉ（以”′
Ｆ’Ｈ’と称す。）の場合にはキャパシタ（５）にはほ
とんど電子が存在しないのでアルミビット線（８）の電
位Ｖｐはほとんど変化しないｔ（’Ｖｐ＋Δ７１１つと
いう電位になったとする。）この時同時に同じビット線
（８Ｊの反対側のビット線につながる１Ｌ１を書き込ん
だダミーセル（１１）のワード線にも正電圧を印加して
ビット線電位をΔｖＤだけ変化させる。このようにして
変化した左右のビット線の電位差をセンスアンプ（９〕
で比較することにより、メモリセル（１０）に保持され
ていたデータが１Ｈ＃“Ｌ′いずれであったか判定する
。
〔発明が解決しようとする間稙点Ｊ
従来のメモリセルアレイは各セルの大きさが等しかつ念
。この場合、メモリセルアレイの中央部のセルに関して
は１個のセル自身の周囲３６ｔｌ”の条件は均質であり
セルに情報を貯えその情報を餅み出すことに何ら問題は
ない。しかしメモリセルアレイの端の方のセルに関して
ｉｉ個のセル自身の周囲３６０’の条件が片方はセルの
並びがたくさんあり、もう片方は少ないという具合で均
質でない。
。この場合、メモリセルアレイの中央部のセルに関して
は１個のセル自身の周囲３６ｔｌ”の条件は均質であり
セルに情報を貯えその情報を餅み出すことに何ら問題は
ない。しかしメモリセルアレイの端の方のセルに関して
ｉｉ個のセル自身の周囲３６０’の条件が片方はセルの
並びがたくさんあり、もう片方は少ないという具合で均
質でない。
また、両辺回路に近いこともあり、ノイズを受は易い。
このため情報読み出し時にノイズがのりそのノイズの大
きさが“Ｌ −＃ ｕ ＃判定の電位差よりも大きいと
誤った情報を読み出してしまう。
きさが“Ｌ −＃ ｕ ＃判定の電位差よりも大きいと
誤った情報を読み出してしまう。
この発明は、かかる問題点を解決するためになされたも
のでメモリセルアレイの各セルが情報を貯えその情報を
読み出すことにおいて均質であり、端の方のセルが周辺
の影響を受けにくくすることを目的とする。
のでメモリセルアレイの各セルが情報を貯えその情報を
読み出すことにおいて均質であり、端の方のセルが周辺
の影響を受けにくくすることを目的とする。
ｃ問題を解決する念めの手段」
この発明に係る半萼体記憶装置のメモリセルアレイはメ
モリセルの容量を中央部に比べ端の方を大きくしたもの
である。
モリセルの容量を中央部に比べ端の方を大きくしたもの
である。
〔作用Ｊ
この発明においてメモリセルの容量が中央部に比べ喘の
方を大きくしたのでメモリセルに情報を貯え読み出すと
いうことに関してメモリセルアレイ全体が均質になる。
方を大きくしたのでメモリセルに情報を貯え読み出すと
いうことに関してメモリセルアレイ全体が均質になる。
〔実施例Ｊ
１８１図はメモリセルアレイの概略図である。図中矢印
はメモリセルアレイの中央に向かうことを示している。
はメモリセルアレイの中央に向かうことを示している。
（１）＃″ｉｉメモリセルアレイ央付近の同一の大きさ
の複数個のメモリセル、 （２） ＄１メモリセルアレ
イの端ｆｌｓＫ設けられたメモリセル（１）よりも容量
の大きいメモリセルである。メモリセルの容量はメモリ
セルアレイの端部にいく程大きくするＯ 上記のように４ｉ成されたメモリセルアレイにおいて権
部のメモリセルの容量が中央部のものと比べて大きくし
たので情報読み出し時に少々のノイズがのっても情報反
転されにくくなる。
の複数個のメモリセル、 （２） ＄１メモリセルアレ
イの端ｆｌｓＫ設けられたメモリセル（１）よりも容量
の大きいメモリセルである。メモリセルの容量はメモリ
セルアレイの端部にいく程大きくするＯ 上記のように４ｉ成されたメモリセルアレイにおいて権
部のメモリセルの容量が中央部のものと比べて大きくし
たので情報読み出し時に少々のノイズがのっても情報反
転されにくくなる。
〔発明の幼果」
この発明は以上説明したとおり、メモリセルアレイの端
部のメモリセルの容量を中央部のメモリセルよりも大き
くすることによって情報を貯えその情報を読み出すこと
において均質化するという効果がある。
部のメモリセルの容量を中央部のメモリセルよりも大き
くすることによって情報を貯えその情報を読み出すこと
において均質化するという効果がある。
第１図はこの発明の−実り例を示すメモリセルアレイの
概略図、第２図は従来のメモリセルのパターン図、第３
図Ｆｉ第２図の要所断面図、第４図は従来のメモリセル
アレイの概略図である。 図において（１）はメモリセルアレイ中央付近の同一の
大きさの複数個のセル、 （２）はメモリセルアレイ中
央付近に設けられたメモリセル（１）よりも容はの大き
いメモリセル％（３）はＰ型シリコン基ｍ、（５）はＰ
型シリコン基板（３）と第１層多結晶シリコン（４）と
で構成されたキャパシタである。
概略図、第２図は従来のメモリセルのパターン図、第３
図Ｆｉ第２図の要所断面図、第４図は従来のメモリセル
アレイの概略図である。 図において（１）はメモリセルアレイ中央付近の同一の
大きさの複数個のセル、 （２）はメモリセルアレイ中
央付近に設けられたメモリセル（１）よりも容はの大き
いメモリセル％（３）はＰ型シリコン基ｍ、（５）はＰ
型シリコン基板（３）と第１層多結晶シリコン（４）と
で構成されたキャパシタである。
Claims (1)
- 半導体記憶装置のメモリセルアレイにおいて各メモリセ
ルの容量をメモリセルアレイの中央に比べ端の方を大き
くすることを特徴とした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093533A JPS63257991A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093533A JPS63257991A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257991A true JPS63257991A (ja) | 1988-10-25 |
Family
ID=14084933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62093533A Pending JPS63257991A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146174A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH08203267A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
-
1987
- 1987-04-15 JP JP62093533A patent/JPS63257991A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146174A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH08203267A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
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