JP2904216B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2904216B2 JP2904216B2 JP1130763A JP13076389A JP2904216B2 JP 2904216 B2 JP2904216 B2 JP 2904216B2 JP 1130763 A JP1130763 A JP 1130763A JP 13076389 A JP13076389 A JP 13076389A JP 2904216 B2 JP2904216 B2 JP 2904216B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置に関するものである。
従来の技術 最近、半導体メモリ装置の高密度化が進み、特にダイ
ナミック・ランダムアクセス・メモリ（DRAM）の高集積
化、高密度化については目覚ましいものがある。このよ
うな半導体メモリ装置の発展は、そのチップサイズの半
分以上を占めるメモリセル構造によるところが大きい。
従来の半導体メモリ装置を第３図および第４図に基づき
説明する。第３図および第４図において、31は半導体基
板で、その表面部には、信号読書き時のスイッチ用MOS
型トランジスタを構成するソース部32、ビット線として
の導電体33が接続されるドレイン部34、ワード線として
のゲート電極35が形成され、上記ソース部32の上方に
は、メモリセルとしての電荷蓄積部36およびセルプレー
ト電極37が形成されている。なお、38はゲート酸化膜、
39はメモリ用キャパシタを構成するための絶縁膜、40は
セル間分離用絶縁膜、41は導電体33とドレイン部34とを
接続するコンタクト窓、42は電荷蓄積部36とソース部32
とを接続するコンタクト窓である。
ナミック・ランダムアクセス・メモリ（DRAM）の高集積
化、高密度化については目覚ましいものがある。このよ
うな半導体メモリ装置の発展は、そのチップサイズの半
分以上を占めるメモリセル構造によるところが大きい。
従来の半導体メモリ装置を第３図および第４図に基づき
説明する。第３図および第４図において、31は半導体基
板で、その表面部には、信号読書き時のスイッチ用MOS
型トランジスタを構成するソース部32、ビット線として
の導電体33が接続されるドレイン部34、ワード線として
のゲート電極35が形成され、上記ソース部32の上方に
は、メモリセルとしての電荷蓄積部36およびセルプレー
ト電極37が形成されている。なお、38はゲート酸化膜、
39はメモリ用キャパシタを構成するための絶縁膜、40は
セル間分離用絶縁膜、41は導電体33とドレイン部34とを
接続するコンタクト窓、42は電荷蓄積部36とソース部32
とを接続するコンタクト窓である。
上記の構成は、いわゆるスタック型メモリである。こ
のメモリセルは、ワード線を構成するゲート電極35の論
理電圧を“H"にすることにより、ビット線からの情報す
なわち信号を、ドレイン部34およびソース部32を通して
電荷蓄積部36に蓄積して書き込んだり、また電荷蓄積部
36に蓄積された信号をソース部32およびドレイン部34か
らビット線に読み出しすようにされている。
のメモリセルは、ワード線を構成するゲート電極35の論
理電圧を“H"にすることにより、ビット線からの情報す
なわち信号を、ドレイン部34およびソース部32を通して
電荷蓄積部36に蓄積して書き込んだり、また電荷蓄積部
36に蓄積された信号をソース部32およびドレイン部34か
らビット線に読み出しすようにされている。
発明が解決しようとする課題 ところで、上記構成によると、メモリ用の電荷蓄積部
36が半導体基板31の上方にしか形成されないため、高密
度化のためにメモリセルの面積を小さくすると、メモリ
セルの容量が小さくなり、信号読出し時には誤動作を起
こし易く、したがって読出しの高速化が困難になるとい
う問題があった。
36が半導体基板31の上方にしか形成されないため、高密
度化のためにメモリセルの面積を小さくすると、メモリ
セルの容量が小さくなり、信号読出し時には誤動作を起
こし易く、したがって読出しの高速化が困難になるとい
う問題があった。
そこで、本発明は上記課題を解消し得る半導体メモリ
装置を提供することを目的とする。
装置を提供することを目的とする。
課題を解決するための手段 上記課題を解決するため、本発明の半導体メモリ装置
は、半導体基板の表面部に、メモリセルトランジスタを
構成するソース部、ドレイン部、ゲート電極を形成し、
前記ソース部に接続して配設する電荷蓄積部を前記ゲー
ト電極の上方の領域まで形成し、少なくとも前記ゲート
電極とその上方に形成された前記電極蓄積部との間に前
記電荷蓄積部の下面に対向する第１のセルプレート電極
を形成し、前記電荷蓄積部の上方領域に前記電荷蓄積部
の上面に対向する第２のセルプレート電極を形成したこ
とを特徴とする。
は、半導体基板の表面部に、メモリセルトランジスタを
構成するソース部、ドレイン部、ゲート電極を形成し、
前記ソース部に接続して配設する電荷蓄積部を前記ゲー
ト電極の上方の領域まで形成し、少なくとも前記ゲート
電極とその上方に形成された前記電極蓄積部との間に前
記電荷蓄積部の下面に対向する第１のセルプレート電極
を形成し、前記電荷蓄積部の上方領域に前記電荷蓄積部
の上面に対向する第２のセルプレート電極を形成したこ
とを特徴とする。
作 用 上記構成によると、半導体基板の表面部および半導体
基板の上方部に、メモリ用の第１および第２電荷蓄積部
を形成したので、メモリセルの面積を増やすこと無く、
メモリセルの容量を大きくすることができる。
基板の上方部に、メモリ用の第１および第２電荷蓄積部
を形成したので、メモリセルの面積を増やすこと無く、
メモリセルの容量を大きくすることができる。
実施例 以下、本発明の一実施例を第１図および第２図に基づ
き説明する。
き説明する。
１は一導電型の半導体基板で、その表面部には信号読
書き時のスイッチ用MOS型トランジスタを構成するソー
ス部２、ビット線としての導電体３が接続されたドレイ
ン部４およびワード線としてのゲート電極５が形成され
ている。なお、上記ソース部２およびドレイン部４は半
導体基板１とは反対の導電型にされている。そして、上
記ソース部２の一部が第１の電荷蓄積部６にされるとと
もに、この第１の電荷蓄積部６の上方には、第１の電荷
蓄積部６に接続された第２の電荷蓄積部７がゲート電極
５の上方の領域までも包含して形成されている。また、
上記第１の電荷蓄積部６であるソース部２の上方、すな
わち第１の電荷蓄積部６と第２の電荷蓄積部７との間に
は、第１のセルプレート電極８が形成されるとともに、
上記第２の電荷蓄積部７の上方には第２のセルプレート
電極９が形成されている。
書き時のスイッチ用MOS型トランジスタを構成するソー
ス部２、ビット線としての導電体３が接続されたドレイ
ン部４およびワード線としてのゲート電極５が形成され
ている。なお、上記ソース部２およびドレイン部４は半
導体基板１とは反対の導電型にされている。そして、上
記ソース部２の一部が第１の電荷蓄積部６にされるとと
もに、この第１の電荷蓄積部６の上方には、第１の電荷
蓄積部６に接続された第２の電荷蓄積部７がゲート電極
５の上方の領域までも包含して形成されている。また、
上記第１の電荷蓄積部６であるソース部２の上方、すな
わち第１の電荷蓄積部６と第２の電荷蓄積部７との間に
は、第１のセルプレート電極８が形成されるとともに、
上記第２の電荷蓄積部７の上方には第２のセルプレート
電極９が形成されている。
なお、上記ゲート電極５はゲート酸化膜10内に配置さ
れ、また第１の電荷蓄積部６と第１のセルプレート電極
８との間、第１のセルプレート電極８と第２の電荷蓄積
部７との間および第２の電荷蓄積部７と第２のセルプレ
ート電極９との間には、それぞれメモリ用キャパシタを
構成する第1,第２および第３の絶縁膜11,12,13が形成さ
れている。また、上記第１のセルプレート電極８は両電
荷蓄積部6,7間に配置されているため、両電荷蓄積部6,7
に対して作用する。さらに、14はセル間分離用絶縁膜、
15はビット線としての導電体３とドレイン部４とを接続
するコンタクト窓、16は第１および第２電荷蓄積部6,7
とソース部２とを接続するコンタクト窓である。
れ、また第１の電荷蓄積部６と第１のセルプレート電極
８との間、第１のセルプレート電極８と第２の電荷蓄積
部７との間および第２の電荷蓄積部７と第２のセルプレ
ート電極９との間には、それぞれメモリ用キャパシタを
構成する第1,第２および第３の絶縁膜11,12,13が形成さ
れている。また、上記第１のセルプレート電極８は両電
荷蓄積部6,7間に配置されているため、両電荷蓄積部6,7
に対して作用する。さらに、14はセル間分離用絶縁膜、
15はビット線としての導電体３とドレイン部４とを接続
するコンタクト窓、16は第１および第２電荷蓄積部6,7
とソース部２とを接続するコンタクト窓である。
上記構成において、ワード線を構成するゲート電極５
の論理電圧を“H"にすることにより、ビット線からの情
報すなわち信号を、ドレイン部４およびソース部２を通
して第１および電荷蓄積部6,7に蓄積して書き込んだ
り、また第１および第２電荷蓄積部6,7に蓄積された信
号をソース部２およびドレイン部４からビット線に読み
出すことができる。
の論理電圧を“H"にすることにより、ビット線からの情
報すなわち信号を、ドレイン部４およびソース部２を通
して第１および電荷蓄積部6,7に蓄積して書き込んだ
り、また第１および第２電荷蓄積部6,7に蓄積された信
号をソース部２およびドレイン部４からビット線に読み
出すことができる。
このように、メモリ用の第１および第２電荷蓄積部
６、７が半導体基板１の表面部および半導体基板１の上
方部に形成されているため、メモリセルの面積を増やす
こと無く、メモリセルの容量を大きくすることができ
る。
６、７が半導体基板１の表面部および半導体基板１の上
方部に形成されているため、メモリセルの面積を増やす
こと無く、メモリセルの容量を大きくすることができ
る。
発明の効果 以上のように本発明の構成によると、半導体基板の表
面部および半導体基板の上方部に、メモリ用の第１およ
び第２電荷蓄積部を形成したので、メモリセルの面積を
増やすこと無く、メモリセルの容量を大きくすることが
でき、したがって安定した状態で読出し動作の高速化を
図ることができる。
面部および半導体基板の上方部に、メモリ用の第１およ
び第２電荷蓄積部を形成したので、メモリセルの面積を
増やすこと無く、メモリセルの容量を大きくすることが
でき、したがって安定した状態で読出し動作の高速化を
図ることができる。
第１図は本発明の半導体メモリ装置の一実施例の要部平
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図のII−II断面図である。 １……半導体基板、２……ソース部、４……ドレイン
部、５……ゲート電極、６……第１の電荷蓄積部、７…
…第２の電荷蓄積部、８……第１のセルプレート電極、
９……第２のセルプレート電極。
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図のII−II断面図である。 １……半導体基板、２……ソース部、４……ドレイン
部、５……ゲート電極、６……第１の電荷蓄積部、７…
…第２の電荷蓄積部、８……第１のセルプレート電極、
９……第２のセルプレート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−175153（ＪＰ，Ａ) 特開 昭63−148（ＪＰ，Ａ) 特開 昭59−125652（ＪＰ，Ａ) 特開 昭59−4158（ＪＰ，Ａ) 特開 昭60−72261（ＪＰ，Ａ) 特開 昭60−231357（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の表面部に、メモリセルトラン
ジスタを構成するソース部、ドレイン部、ゲート電極を
形成し、前記ソース部に接続して配設する電荷蓄積部を
前記ゲート電極の上方の領域まで形成し、少なくとも前
記ゲート電極とその上方に形成された前記電荷蓄積部と
の間に前記電荷蓄積部の下面に対向する第１のセルプレ
ート電極を形成し、前記電荷蓄積部の上方領域に前記電
荷蓄積部の上面に対向する第２のセルプレート電極を形
成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130763A JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130763A JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309668A JPH02309668A (ja) | 1990-12-25 |
| JP2904216B2 true JP2904216B2 (ja) | 1999-06-14 |
Family
ID=15042077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130763A Expired - Fee Related JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904216B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175153A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 半導体集積回路装置 |
| JPS63148A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-05-24 JP JP1130763A patent/JP2904216B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309668A (ja) | 1990-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |