JPH02309667A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02309667A JPH02309667A JP1130762A JP13076289A JPH02309667A JP H02309667 A JPH02309667 A JP H02309667A JP 1130762 A JP1130762 A JP 1130762A JP 13076289 A JP13076289 A JP 13076289A JP H02309667 A JPH02309667 A JP H02309667A
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- Japan
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- charge storage
- bit line
- parts
- section
- semiconductor substrate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004020 conductor Substances 0.000 claims description 12
- 230000015654 memory Effects 0.000 abstract description 24
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000009825 accumulation Methods 0.000 abstract 4
- 238000000034 method Methods 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置に関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化については目覚ましいものがある。この
ような半導体メモリ装置の発展は、そのチップサイズの
半分以上を占めるメモリセル構造によるところが大きい
。従来の半導体メモリ装置を第３図および第４図に基づ
き説明する。第３図および第４図において、３１は半導
体基板で、その表面部には、信号読書き時のスイッチ用
ＭＯＳ型トランジスタを構成するソース部３２、ビット
線としての導電体３３Ａが接続されるドレイン部３４、
ワード線としてのゲート電極３５Ａが形成され、上記ソ
ース部３２の上方には、メモリセルとしての電荷蓄積部
３６およびセルプレート電極３７が形成されている。ま
た、メモリセルは半導体基板１上に千鳥状に配置されて
いるため、隣のビット線としての導電体３３Ｂにおける
スイッチ用ＭＯＳ型トランジスタのゲート電極３５Ｂも
上記ゲート電極３５Ａと平行に配置されるとともに、上
記電荷蓄積部３６およびセルプレート電極３７の下方に
配置されている。なお、３８はメモリ用キャパシタを構
成するための絶縁膜、３９は各導電体間の層間絶縁膜、
４０はセル間分離用絶縁膜、４１は導電体３３Ａ、３３
Ｂとドレイン部３４とを接続するコンタクト窓、４２は
電荷蓄積部３６とソース部３２とを接続するコンタクト
窓である。
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化については目覚ましいものがある。この
ような半導体メモリ装置の発展は、そのチップサイズの
半分以上を占めるメモリセル構造によるところが大きい
。従来の半導体メモリ装置を第３図および第４図に基づ
き説明する。第３図および第４図において、３１は半導
体基板で、その表面部には、信号読書き時のスイッチ用
ＭＯＳ型トランジスタを構成するソース部３２、ビット
線としての導電体３３Ａが接続されるドレイン部３４、
ワード線としてのゲート電極３５Ａが形成され、上記ソ
ース部３２の上方には、メモリセルとしての電荷蓄積部
３６およびセルプレート電極３７が形成されている。ま
た、メモリセルは半導体基板１上に千鳥状に配置されて
いるため、隣のビット線としての導電体３３Ｂにおける
スイッチ用ＭＯＳ型トランジスタのゲート電極３５Ｂも
上記ゲート電極３５Ａと平行に配置されるとともに、上
記電荷蓄積部３６およびセルプレート電極３７の下方に
配置されている。なお、３８はメモリ用キャパシタを構
成するための絶縁膜、３９は各導電体間の層間絶縁膜、
４０はセル間分離用絶縁膜、４１は導電体３３Ａ、３３
Ｂとドレイン部３４とを接続するコンタクト窓、４２は
電荷蓄積部３６とソース部３２とを接続するコンタクト
窓である。
上記の構成は、いわゆるスタック型メモリである。この
メモリセルは、ワード線を構成するゲート電極３５Ａ、
３４Ｂの論理電圧を”Ｈ”にすることにより、ビット線
からの情報すなわち信号を、ドレイン部３４およびソー
ス部３２を通して電荷蓄積部３６に蓄積して書き込んだ
り、また電荷蓄積部３６に蓄積された信号をソース部３
２およびドレイン部３４からビット線に読み出しすよう
にされている。
メモリセルは、ワード線を構成するゲート電極３５Ａ、
３４Ｂの論理電圧を”Ｈ”にすることにより、ビット線
からの情報すなわち信号を、ドレイン部３４およびソー
ス部３２を通して電荷蓄積部３６に蓄積して書き込んだ
り、また電荷蓄積部３６に蓄積された信号をソース部３
２およびドレイン部３４からビット線に読み出しすよう
にされている。
発明が解決しようとする課題
ところで、上記構成によると、メモリ用の電荷蓄積部３
６が半導体基板３１の上方にしか形成されないため、高
密度化のためにメモリセルの面積を小さくすると、メモ
リセルの容量が小さくなり、信号読出し時に誤動作を起
こし易＜、シたがって読出しの高速化が困難になるとい
う問題があった。
６が半導体基板３１の上方にしか形成されないため、高
密度化のためにメモリセルの面積を小さくすると、メモ
リセルの容量が小さくなり、信号読出し時に誤動作を起
こし易＜、シたがって読出しの高速化が困難になるとい
う問題があった。
また、ゲート電極３５Ｂの上に、メモリセルの電荷蓄積
部３６およびセルプレート電極３７が形成されているた
め、ビット線としての導電体３３Ａ。
部３６およびセルプレート電極３７が形成されているた
め、ビット線としての導電体３３Ａ。
３３Ｂからドレイン部３４へのコンタクト部における段
差がきつくなり、製造工程中において、ビット線に断線
が生じ易くなるという問題があった。
差がきつくなり、製造工程中において、ビット線に断線
が生じ易くなるという問題があった。
そこで、本発明は上記課題を解消し得る半導体メモリ装
置を提供することを目的とする。
置を提供することを目的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体メモリ装置は
、半導体基板の表面に、信号読書き時のスイッチ用ＭＯ
Ｓ型トランジスタを構成するソース部、ビット線として
の導電体が接続されるドレイン部および上記ソース部に
接続された第１の電荷蓄積部を形成し、かつこの第１の
電荷蓄積部の上方に上記ソース部に接続された第２の電
荷蓄積部を形成するとともに、これら両筒荷蓄積部の間
にセルプレート電極を形成し、上記ビット線におけるス
イッチ用ＭＯＳ型トランジスタのゲート電極を上記ドレ
イン部とソース部との間の半導体基板上方に形成すると
ともに、上記ビット線とは異なるビット線に対応するス
イッチ用ＭＯ３型トランジスタのゲート電極を上記第２
の電荷蓄積部の上方に形成したものである。
、半導体基板の表面に、信号読書き時のスイッチ用ＭＯ
Ｓ型トランジスタを構成するソース部、ビット線として
の導電体が接続されるドレイン部および上記ソース部に
接続された第１の電荷蓄積部を形成し、かつこの第１の
電荷蓄積部の上方に上記ソース部に接続された第２の電
荷蓄積部を形成するとともに、これら両筒荷蓄積部の間
にセルプレート電極を形成し、上記ビット線におけるス
イッチ用ＭＯＳ型トランジスタのゲート電極を上記ドレ
イン部とソース部との間の半導体基板上方に形成すると
ともに、上記ビット線とは異なるビット線に対応するス
イッチ用ＭＯ３型トランジスタのゲート電極を上記第２
の電荷蓄積部の上方に形成したものである。
作用
上記構成によると、半導体基板の表面および半導体基板
の上方に、メモリ用の第１および第２Ｎ荷蓄積部を形成
したので、メモリセルの面積を増やすこと無く、メモリ
セルの容量を大きくすることができる。また、あるビッ
ト線とは異なるビット線に対応するスイッチ用ＭＯＳ型
トランジスタのゲート電極を第２の電荷蓄積部の上方に
形成したので、広い面積を有する電荷蓄積部を上部に配
置しなくてよいため、ビット線からドレイン部へのコン
タクト部における段差を緩くすることができる。
の上方に、メモリ用の第１および第２Ｎ荷蓄積部を形成
したので、メモリセルの面積を増やすこと無く、メモリ
セルの容量を大きくすることができる。また、あるビッ
ト線とは異なるビット線に対応するスイッチ用ＭＯＳ型
トランジスタのゲート電極を第２の電荷蓄積部の上方に
形成したので、広い面積を有する電荷蓄積部を上部に配
置しなくてよいため、ビット線からドレイン部へのコン
タクト部における段差を緩くすることができる。
実施例
以下、本発明の一実施例を第１図および第２図に基づき
説明する。
説明する。
１は一導電型の半導体基板で、その表面には：言号読書
き時のスイッチ用ＭＯＳ型トランジスタを構成するソー
ス部２、ビット線としての導電体３Ａが接続されたドレ
イン部４、上記ソース部２に接続された第１の電荷蓄積
部５が形成され、またソース部２とドレイン部４との間
の半導体基板１の表面上方にはワード線としてのゲート
電極６Ａが形成されている。なお、上記ソース部２およ
びドレイン部４は半導体基板１とは反対の導電型にされ
ている。そして、上記第１の電荷蓄積部５の上方には、
ソース部２に接続された第２の電荷蓄積部７が形成され
るとともに、これら両筒荷蓄積部５，７の間にはセルプ
レート電極８が形成されている。そして、さらに上記ゲ
ート電極６Ａとは異なる、すなわち上記ビット線である
導電体３Ａとは異なる導電体３Ｂに対応するスイッチ用
ＭＣ８型トランジスタのゲート電極６Ｂが上記第２の電
荷蓄積部７の上方に形成されている。
き時のスイッチ用ＭＯＳ型トランジスタを構成するソー
ス部２、ビット線としての導電体３Ａが接続されたドレ
イン部４、上記ソース部２に接続された第１の電荷蓄積
部５が形成され、またソース部２とドレイン部４との間
の半導体基板１の表面上方にはワード線としてのゲート
電極６Ａが形成されている。なお、上記ソース部２およ
びドレイン部４は半導体基板１とは反対の導電型にされ
ている。そして、上記第１の電荷蓄積部５の上方には、
ソース部２に接続された第２の電荷蓄積部７が形成され
るとともに、これら両筒荷蓄積部５，７の間にはセルプ
レート電極８が形成されている。そして、さらに上記ゲ
ート電極６Ａとは異なる、すなわち上記ビット線である
導電体３Ａとは異なる導電体３Ｂに対応するスイッチ用
ＭＣ８型トランジスタのゲート電極６Ｂが上記第２の電
荷蓄積部７の上方に形成されている。
なお、上記ゲート電極６Ａ、６Ｂはゲート酸化膜９内に
配置され、また第１の電荷蓄積部５とセルプレート電極
８との間およびセルプレート電極８と第２の電荷蓄積部
７との間には、それぞれメモリ用キャパシタを構成する
第１および第２の絶縁膜１０．１１が形成されている。
配置され、また第１の電荷蓄積部５とセルプレート電極
８との間およびセルプレート電極８と第２の電荷蓄積部
７との間には、それぞれメモリ用キャパシタを構成する
第１および第２の絶縁膜１０．１１が形成されている。
また、１２はセル間分離用絶縁膜、１３はビット線とし
ての導電体３Ａ、３Ｂとドレイン部４とを接続するコン
タクト窓、１４は第２電荷蓄積部７とソース部２とを接
続するコンタクト窓である。
ての導電体３Ａ、３Ｂとドレイン部４とを接続するコン
タクト窓、１４は第２電荷蓄積部７とソース部２とを接
続するコンタクト窓である。
上記構成において、ワード線を構成するゲート電極６Ａ
、８Ｂの論理電圧を”Ｈ”にすることにより、ビット線
からの情報すなわち信号を、ドレイン部４およびソース
部２を通して第１および第２電荷蓄積部５，７に蓄積し
て書き込んだり、また第１および第２電荷蓄積部５，７
に蓄積された信号をソース部２およびドレイン部４から
ビット線に読み出すことができる。
、８Ｂの論理電圧を”Ｈ”にすることにより、ビット線
からの情報すなわち信号を、ドレイン部４およびソース
部２を通して第１および第２電荷蓄積部５，７に蓄積し
て書き込んだり、また第１および第２電荷蓄積部５，７
に蓄積された信号をソース部２およびドレイン部４から
ビット線に読み出すことができる。
このように、メモリ用の第１および第２電荷蓄積部５．
７が半導体基板１の表面および半導体基板１の上方に形
成されているため、メモリセルの面積を増やすこと無く
、メモリセルの容量を大きくすることができる。また、
ゲート電極６Ｂを第２の電荷蓄積部７の上方に形成した
ので、広い面積を有する電荷蓄積部７を上部に配置しな
くてよいため、ビット線からドレイン部４へのコンタク
ト部における段差を緩くすることができ、したがって製
造工程途中におけるビット線の断線を防止することがで
きる。
７が半導体基板１の表面および半導体基板１の上方に形
成されているため、メモリセルの面積を増やすこと無く
、メモリセルの容量を大きくすることができる。また、
ゲート電極６Ｂを第２の電荷蓄積部７の上方に形成した
ので、広い面積を有する電荷蓄積部７を上部に配置しな
くてよいため、ビット線からドレイン部４へのコンタク
ト部における段差を緩くすることができ、したがって製
造工程途中におけるビット線の断線を防止することがで
きる。
発明の効果
以上のように本発明の構成によると、半導体基板の表面
および半導体基板の上方に、メモリ用の第１および第２
電荷蓄積部を形成したので、メモリセルの面積を増やす
こと無く、メモリセルの容量を大きくすることができ、
したがって安定した状態で読出し動作の高速化を図るこ
とができる。
および半導体基板の上方に、メモリ用の第１および第２
電荷蓄積部を形成したので、メモリセルの面積を増やす
こと無く、メモリセルの容量を大きくすることができ、
したがって安定した状態で読出し動作の高速化を図るこ
とができる。
また、あるビット線とは異なるビット線に対応するスイ
ッチ用ＭＣ８型トランジスタのゲート電極を第２の電荷
蓄積部の上方に形成したので、広い面積を有する電荷蓄
積部を上部に配置しなくてよいため、ビット線からドレ
イン部へのコンタクト部における段差を緩くすることが
でき、したがって製造工程途中におけるビット線の断線
を防止することができる。
ッチ用ＭＣ８型トランジスタのゲート電極を第２の電荷
蓄積部の上方に形成したので、広い面積を有する電荷蓄
積部を上部に配置しなくてよいため、ビット線からドレ
イン部へのコンタクト部における段差を緩くすることが
でき、したがって製造工程途中におけるビット線の断線
を防止することができる。
第１図は本発明の半導体メモリ装置の一実施例の要部平
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図の■−■断面図である。 １・・・・半導体基板、２・・・・ソース部、３Ａ、３
Ｂ・・・・導電体、４・・・・ドレイン部、５・・・・
第１の電荷蓄積部、８Ａ、６Ｂ・・・・ゲート電極、７
・・・・第２の電荷蓄積部、８・・・・セルプレート電
極。
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図の■−■断面図である。 １・・・・半導体基板、２・・・・ソース部、３Ａ、３
Ｂ・・・・導電体、４・・・・ドレイン部、５・・・・
第１の電荷蓄積部、８Ａ、６Ｂ・・・・ゲート電極、７
・・・・第２の電荷蓄積部、８・・・・セルプレート電
極。
Claims (1)
- １、半導体基板の表面に、信号読書き時のスイッチ用Ｍ
ＯＳ型トランジスタを構成するソース部、ビット線とし
ての導電体が接続されるドレイン部および上記ソース部
に接続された第１の電荷蓄積部を形成し、かつこの第１
の電荷蓄積部の上方に上記ソース部に接続された第２の
電荷蓄積部を形成するとともに、これら両電荷蓄積部の
間にセルプレート電極を形成し、上記ビット線における
スイッチ用ＭＯＳ型トランジスタのゲート電極を上記ド
レイン部とソース部との間の半導体基板上方に形成する
とともに、上記ビット線とは異なるビット線に対応する
スイッチ用ＭＯＳ型トランジスタのゲート電極を上記第
２の電荷蓄積部の上方に形成した半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130762A JPH02309667A (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130762A JPH02309667A (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309667A true JPH02309667A (ja) | 1990-12-25 |
Family
ID=15042051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130762A Pending JPH02309667A (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309667A (ja) |
-
1989
- 1989-05-24 JP JP1130762A patent/JPH02309667A/ja active Pending
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