JPS63209155A - １トランジスタ型ダイナミツクメモリセル - Google Patents

１トランジスタ型ダイナミツクメモリセル

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JPS63209155A
JPS63209155A JP62043422A JP4342287A JPS63209155A JP S63209155 A JPS63209155 A JP S63209155A JP 62043422 A JP62043422 A JP 62043422A JP 4342287 A JP4342287 A JP 4342287A JP S63209155 A JPS63209155 A JP S63209155A
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JP
Japan
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capacitor
memory
electrode
memory cell
polysilicon electrode
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JP62043422A
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Katsuhiro Tsukamoto
塚本　克博
Masahiro Shimizu
雅裕 清水
Kazuyasu Fujishima
一康 藤島
Yoshio Matsuda
吉雄 松田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、小さなメモリセル面積の中で大きなメモリ
容量を確保できる構造を有する１トランジスタ型ダイナ
ミックメモリセルに関するものである。
〔従来の技術〕
１トランジスタ形グイナミソクメモリはその構造が簡単
で高密度化に向いているため、４にビットから１Ｍビッ
トに至るまで広く用られてきた。
従来は、微細加工技術と絶縁膜等の薄膜化によってメモ
リキャパシタの容量の確保が行なわれてきた・しかし・
微細加工と薄膜化Ｇこ番よ限界力（あり、限られたセル
面積の中でより多くのメモリセル間ずシタ容量を確保す
るために種々のメモリセルが提案されている。第３図は
、例えばアイイーイーイー　トランザクションズ　エレ
クトロン　デバイシーズ第ＥＤ−３１巻、７４６〜７５
３頁ＣＩＥＥＥ、Ｔｒａｎｓ。
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　、ｖｏｌ、　ＥＤ
−３１のｐｐ、７４６〜７５３　”）に“ア　コルゲー
テインド　キャパシターセル”（Ａ　Ｃｏｒｒｕｇａｔ
ｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅ１ｌ　　（ＣＣＣ）　
”　）としてＨ，スナミ　（Ｈ，Ｓｕｎａｍｉ）等によ
り示されている溝堀り型のメモリセルであり、第３図（
ａ）は平面図、（ｂｌはｔａ）のＡ−Ｉ３における断面
図を示している。
図において、１はＰ形シリコン基板、２は素子間分離用
のフィールド酸化膜、３は素子間分離用のチャネルスト
ップＰ十領域、４はキャパシタ絶縁膜、５はメモリ容量
の対向電極を構成するセルプレート電極、６はワード線
信号が印加されるアクセストランジスタを構成するワー
ド線、７はビット線に接続されるＮ十領域、８はコンタ
クト孔、９はビット線を構成する全屈配線、１０はメモ
リセル記憶端子を構成するシリコン基板１と反対導電型
であるＮ型領域あるいはＮ十領域、１１は溝堀り領域で
ある。このメモリセルは、半導体基板中に溝を構成し、
その側面部もメモリ容量として利用することにより実質
的な面積の増加を図ろうとするものである。
従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化を図るためには
溝堀り領域１１ａとｌｌｂ間の間隔をつめなければなら
ない、そのため、対向する記憶端子１０ａと１０ｂ間の
間隔がつまり、側面に生じる空乏層がつながり、隣り合
うメモリセル間にリークが発生し、記憶された情報が破
壊されるという問題があり、必ずしも高集積化には対応
できないという欠点があった。
〔発明が解決しようとする問題点〕
従来のダイナミックメモリセルは以上のように構成され
ているため、必ずしも高集積化に対応できないという問
題点があった。また、記憶端子が半導体基板内にあるた
め、α線等により発生したキャリアが記憶端子に流れ込
み、記憶情報が破壊されるというソフトエラーの問題も
あった。
この発明は上記のような問題点を解消するためになされ
たもので、縮小されたメモリセルの中で充分なメモリ容
量を確保することができ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に適した１ト
ランジスタ型ダイナミックメモリセルを得ることを目的
とする。
〔問題点を解決するための手段〕
この発明にがかる１トランジスタ型ダイナミックメモリ
セルは、シリコン基板とポリシリコンとで形成される容
量の上に、ポリシリコンとポリシリコンとで形成される
容量を積み上げ、２つの容量を並列的に用いることによ
り、縮小されたメモリセルの中で充分なメモリ容量を確
保できるようにしたものである。
〔作用〕
この発明にかかるメモリセルにおいては、第１のポリシ
リコン電極の下層に、シリコン基板との間の第１の容量
を形成し、また第１のポリシリコン電極の上層には、第
２のポリシリコン電極との間の第２の容量を形成し、第
１のポリシリコン電極を記憶端子として、読み出し、書
き込みトランジスタに接続するようにしたから、２つの
容量が並列的に作用し、また記憶端子が基板から分離さ
れているため、隣り合うメモリセル間のリークやソフト
エラーに強い構造になる。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図（ａ）は本発明の一実施例による１トランジスタ型ダ
イナミックメモリセルの平面図で、第１図（ｂｌはその
Ａ−Ｂにおける断面図である。第１図において、２１は
第１の容量のシリコン基板側電極となる高濃度のＰ型領
域、２２は記憶端子となる第１のポリシリコン電極、２
３は第１のポリシリコン電極２２をシリコン基板に接続
するコンタクト領域、２４は第２の容量を形成するキャ
バシタ絶縁膜、５は第２の容量の対向電極となるセルプ
レート電極、７ａ、７ｂはアクセストランジスタＡＴの
ソース、ドレイン領域である。
このメモリセルは、シリコン基板１の表面を酸化するな
どして形成された第１のキャパシタ絶縁膜４をはさんで
Ｐ十領域２１と、第１ポリシリコン電捲２２とにより第
１のメモリ容量ＭＣＩを形成し、さらに第１のポリシリ
コン電極２２の表面を酸化するなどして形成された第２
のキャパシタ絶縁膜２４をはさんで、第１のポリシリコ
ン電極２２と第２のポリシリコン電極５とにより、第２
のメモリ容１Ｍｃ２を第１のメモリ容量の上部に積み上
げ、この両者が並列的に作用してメモリ容’ｆＪ　Ｍ　
Ｃを構成する構造になっている。記憶端子となる第１の
ポリシリコン電極２２は、コンタクト２３を介してアク
セストランジスタＡＴのＮ十領域７ｂと接続されており
、第１のポリシリコン電極２２に貯えられた電荷は、ア
クセストランジスタＡＴのソース、ドレイン７ａ、７ｂ
を介してビット線９に読み出される。
このメモリセルは、第２図の等価回路から明らかなよう
に、記憶端子となる第１ポリシリコン電極２２の上下に
、各々シリコン基板２１．Ｌ第２ポリシリコン電極５を
対向電極とするメモリ容ＩＭｃＩ、ＭＣ２が形成されて
いるので、メモリ容量が飛ｆｆ１ｌ的に増大する。例え
ばシリコン基板上のキャパシタ絶縁膜４の厚さと、第１
ポリシリコン電極２２上のキャパシタ絶縁膜２４の厚さ
が同じであれば、メモリ容量はほぼ２倍に増加する。
この時、シリコン基板との間に形成する第１のメモリ容
ｉＭｃ１は、シリコン基板表面の濃度が低いと、空乏層
の拡がりのため容量が低下する。この現象を防止するた
め、第１のメモリ容１ｉＭｃ１を形成するシリコン基板
の表面濃度は、ｌ　Ｏ”／ｃａｒ３以上の高濃度にする
必要がある。
また、このメモリセルは、第１のメモリ容量の対向電極
となる半導体基板表面２１は、半導体基板ｌと同じ導電
型であり、該基板との間にＰＮ接合を形成することはな
いため、隣接するメモリセル間が空乏層でつながりメモ
リセル間にリークが発生するという従来例で述べた問題
は全く発生しない。このため、隣接するメモリセル間の
距離は加工限界で決まる最小値まで縮小することが可能
であり、高密度化に対して極めて大きなメリットを有し
ている。
さらに、記憶端子が半導体基板から絶縁された構造にな
っているため、アルファ粒子等により半導体基板中に発
生した電子が記憶端子に流れ込み、記憶情報を破壊する
というソフトエラーの問題もほぼ全面的に解決すること
ができる。
なお、上記実施例ではメモリセルにＮチャネル形の素子
を用いたが、Ｐチャネル形の素子を用いても同様の効果
を奏することは明らかである。
〔発明の効果〕
以上のように、この発明によれは、第１のポリシリコン
電極からなる記憶端子の上下に、各々シリコン基板と第
２ポリシリコン電極とを対向電極とする２つの容量を形
成し、これを並列的に使用するようにしたので、小さな
面積で大きなメモリ容量を形成でき、また隣接するメモ
リセル間のリ一りやソフトエラーに強いメモリセルを実
現できる効果がある。
【図面の簡単な説明】
第１図（ａｌ　（ｂ）はこの発明の一実施例による１ト
ランジスタ型ダイナミックメモリセルを示す平面図およ
び断面図、第２図は第１図に示したメモリセルの等価回
路図、第３図（ａ）　（ｂｌは従来の溝堀り型ダイナミ
ックメモリセルを示す平面図および断面図である。 、１・・・Ｐ型シリコン基板、２・・・フィールド酸化
膜、３・・・チャネルストンプＰ十領域、４・・・シリ
コン基板表面のキャパシタ絶縁膜、５・・・セルプレー
ト電極、ＡＴ・・・アクセストランジスタ、６・・・ワ
ード線、７ａ、７ｂ・・・Ｎ＋ソース、ドレイン領域、
８・・・ビット線コンタクト孔、９・・・ピント線、１
０・・・記憶端子となるＮ十領域又は反転層、１１・・
・溝堀り領域、２１・・・Ｐ＋領域、２２・・・記憶端
子となる第１ポリシリコン電極、２３・・・記憶端子を
アクセストランジスタに接続するコンタクト、２４・・
・ポリシリコン間のキャパシタ絶縁膜。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）１個のトランジスタと１個の容量で１ビットを構
    成する半導体記憶装置において、 １ビットのメモリ容量が、 半導体基板とその上部に形成された第１の電極との間に
    形成された第１の容量と、 上記第１の電極とその上部に形成された第２の電極との
    間に形成された第２の容量との並列容量であり、 記憶端子となる上記第１の電極が、読み出し、書き込み
    用の上記トランジスタに接続されていることを特徴とす
    る１トランジスタ型ダイナミックメモリセル。
  2. （２）上記第１の電極及び第２の電極が、ポリシリコン
    からなることを特徴とする特許請求の範囲第１項記載の
    １トランジスタ型ダイナミックメモリセル。
  3. （３）上記第１の容量を形成する半導体基板の表面が、
    該半導体基板と同じ導電型を有し、かつ読み出し、書き
    込み用の上記トランジスタのソース・ドレイン領域と反
    対の導電性を有することを特徴とする特許請求の範囲第
    １項記載の１トランジスタ型ダイナミックメモリセル。
  4. （４）上記第１の容量を形成する半導体基板の表面濃度
    が１０＾１＾８／ｃｍ＾３以上であることを特徴とする
    特許請求の範囲第３項記載の１トランジスタ型ダイナミ
    ックメモリセル。
JP62043422A 1987-02-25 1987-02-25 １トランジスタ型ダイナミツクメモリセル Pending JPS63209155A (ja)

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US07/793,971 US5250458A (en) 1987-02-25 1991-11-18 Method for manufacturing semiconductor memory device having stacked memory capacitors

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