JPH0677397B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0677397B2 JPH0677397B2 JP59001613A JP161384A JPH0677397B2 JP H0677397 B2 JPH0677397 B2 JP H0677397B2 JP 59001613 A JP59001613 A JP 59001613A JP 161384 A JP161384 A JP 161384A JP H0677397 B2 JPH0677397 B2 JP H0677397B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- digit line
- memory device
- digit lines
- sense amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は半導体記憶装置に関する。
（従来技術） 従来、半導体記憶装置には種々の形のものが用いられて
いるが、MOSトランジスタ１個と容量１個で１メモリセ
ルを構成するいわゆる１トランジスタ型メモリセルは１
ビット当りの所要面積が小さくて済み、大容量化に適し
ているので広く用いられている。
いるが、MOSトランジスタ１個と容量１個で１メモリセ
ルを構成するいわゆる１トランジスタ型メモリセルは１
ビット当りの所要面積が小さくて済み、大容量化に適し
ているので広く用いられている。
第１図は従来の１トランジスタ型記憶装置の第１の例の
回路図である。
回路図である。
ワード線W1〜W4とディジット線D1,D1′,D2との交点にメ
モリセルMC1,MC2……を配置する。メモリセルMC1,MC2は
それぞれMOSトランジスタQS1,QS2と容量CS1,CS2とから
構成される。ディジット線D1,D1′との間にセンスアン
プSA1を、ディジット線D2とD2′との間にセンスアンプS
A2を接続する。ディジット線D1とD1′とは対関係を有し
てセンスアンプSA1に差動的に結合される。ディジット
線D2とD2′とについても同じである。
モリセルMC1,MC2……を配置する。メモリセルMC1,MC2は
それぞれMOSトランジスタQS1,QS2と容量CS1,CS2とから
構成される。ディジット線D1,D1′との間にセンスアン
プSA1を、ディジット線D2とD2′との間にセンスアンプS
A2を接続する。ディジット線D1とD1′とは対関係を有し
てセンスアンプSA1に差動的に結合される。ディジット
線D2とD2′とについても同じである。
第２図は第１図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
ディジット線D1,D1′は半導体基板に拡散で形成され
る。ディジット線に接続し、容量CS1,CS2の下部電極11
が同じく半導体基板に形成される。絶縁膜で基板表面を
覆い、第１の多結晶シリコン層で容量CS1,CS2の上部電
極12を形成する。絶縁膜を設け、更にその上に第２の多
結晶シリコン層でトランジスタQS1,QS2のゲート13を形
成する。この表面を再び絶縁膜で覆う。この絶縁膜に窓
をあけた後、Alでワード線W1,W2を形成し、ゲートとの
コンタクト14を形成する。
る。ディジット線に接続し、容量CS1,CS2の下部電極11
が同じく半導体基板に形成される。絶縁膜で基板表面を
覆い、第１の多結晶シリコン層で容量CS1,CS2の上部電
極12を形成する。絶縁膜を設け、更にその上に第２の多
結晶シリコン層でトランジスタQS1,QS2のゲート13を形
成する。この表面を再び絶縁膜で覆う。この絶縁膜に窓
をあけた後、Alでワード線W1,W2を形成し、ゲートとの
コンタクト14を形成する。
このような構成にすると、トランジスタQS1,QS2に対す
るワード線W1,W2のコンタクトはメモリセル１ビット当
り１個づつ要することになる。このことはメモリ容量が
大きくなると、コンタクトに要する面積も大きくなり、
無視し得なくなっている。そこで、２ビット当りにコン
タクトを１個づつ形成することが考え出された。
るワード線W1,W2のコンタクトはメモリセル１ビット当
り１個づつ要することになる。このことはメモリ容量が
大きくなると、コンタクトに要する面積も大きくなり、
無視し得なくなっている。そこで、２ビット当りにコン
タクトを１個づつ形成することが考え出された。
第３図は従来の半導体記憶装置の第２の例の回路図であ
る。
る。
第３図において、○印で示したメモリセルMC1,MC2はそ
れぞれ第１図におけるトランジスタQS1とCS1,QS2とCS2
から成るメモリセルと同じである。前述のようにメモリ
セル２個に対してワード線とのコンタクトを１個にして
コンタクト数を減らしてある。
れぞれ第１図におけるトランジスタQS1とCS1,QS2とCS2
から成るメモリセルと同じである。前述のようにメモリ
セル２個に対してワード線とのコンタクトを１個にして
コンタクト数を減らしてある。
第４図は第３図に示すメモリセルを半導体に形成したも
のの一部分の平面図である。
のの一部分の平面図である。
容量CS1,CS2の下部電極11,上部電極12,トランジスタの
ゲート13,コンタクト14は第２図の場合と同様である。
ゲート13,コンタクト14は第２図の場合と同様である。
このような配置にすると、コンタクト14に対して左右対
称にトランジスタと容量とが配置される。つまり、トラ
ンジスタQS1とQS2の向きが互いに逆に配置される。従っ
て、製造時に目合せずれを生じた場合、同一のセンスア
ンプに対して電気的特性の不平衡を生じ、高精度なデー
タの感知が困難になるという欠点を生ずる。
称にトランジスタと容量とが配置される。つまり、トラ
ンジスタQS1とQS2の向きが互いに逆に配置される。従っ
て、製造時に目合せずれを生じた場合、同一のセンスア
ンプに対して電気的特性の不平衡を生じ、高精度なデー
タの感知が困難になるという欠点を生ずる。
第５図は従来の半導体記憶装置の第３の例の回路図であ
る。
る。
この記憶装置は、第３図に示した記憶装置の電気的特性
の不平衡を解決するために考え出された装置であって、
ディジット線D1とD1′及びD2とD2′をセンスアンプSA1,
SA2に対してそれぞれ交差結合させ、交差点の両側（こ
の図では上下）に同じ数だけのメモリセル（この図では
MC1,MC2とMC3,MC4）を配列したものである。この交差結
合により目合せずれによって生ずる電気的特性の不平衡
は相殺される。しかしながら、ディジット線の交差に起
因する不平衡が生じやすく、また交差部分形成のための
面積を余分に必要とするため、チップ面積を増大させ、
高密度集積化を妨げるという欠点がある。
の不平衡を解決するために考え出された装置であって、
ディジット線D1とD1′及びD2とD2′をセンスアンプSA1,
SA2に対してそれぞれ交差結合させ、交差点の両側（こ
の図では上下）に同じ数だけのメモリセル（この図では
MC1,MC2とMC3,MC4）を配列したものである。この交差結
合により目合せずれによって生ずる電気的特性の不平衡
は相殺される。しかしながら、ディジット線の交差に起
因する不平衡が生じやすく、また交差部分形成のための
面積を余分に必要とするため、チップ面積を増大させ、
高密度集積化を妨げるという欠点がある。
（発明の目的） 本発明の目的は、上記欠点を除去し、ワード線とメモリ
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計り、しかも
電気的特性の不平衡をなくした半導体記憶装置を提供す
ることにある。
セルとのコンタクト数を減らし、ディジット線の交差部
分に要する面積を低減して高密度集積化を計り、しかも
電気的特性の不平衡をなくした半導体記憶装置を提供す
ることにある。
（発明の構成） 本発明の半導体装置は、それぞれ長手方向のほぼ中央で
互いに交差する２本のディジット線からなる複数のディ
ジット線対と、隣接する前記ディジット線間に、同一ワ
ード線により選択されてそれぞれ対応するディジット線
と接続し、前記各ディジット線対の交差部分の両側にそ
れぞれ同数組配置された２つ１組のメモリセルと、前記
長手方向のほぼ中央に設けられ前記各ディジット線対の
２本のディジット線間の信号をそれぞれ対応して増幅す
る複数のセンスアンプとを有する半導体装置において、
前記センスアンプはゲートを相手方のドレインに互いに
交差接続する２つのトランジスタにより構成されたフリ
ップフロップ型とし、これら各センスアンプを前記各デ
ィジット線対の交差部分にそれぞれ対応して配置し、こ
れら各センスアンプの交差接続する部分と対応する前記
ディジット線対の交差部分とが互いに一致するように接
続し、かつ前記センスアンプが活性化した時には前記セ
ンスアンプの両側に設けられたディジット線対の電位を
共に増幅することを特徴とする。
互いに交差する２本のディジット線からなる複数のディ
ジット線対と、隣接する前記ディジット線間に、同一ワ
ード線により選択されてそれぞれ対応するディジット線
と接続し、前記各ディジット線対の交差部分の両側にそ
れぞれ同数組配置された２つ１組のメモリセルと、前記
長手方向のほぼ中央に設けられ前記各ディジット線対の
２本のディジット線間の信号をそれぞれ対応して増幅す
る複数のセンスアンプとを有する半導体装置において、
前記センスアンプはゲートを相手方のドレインに互いに
交差接続する２つのトランジスタにより構成されたフリ
ップフロップ型とし、これら各センスアンプを前記各デ
ィジット線対の交差部分にそれぞれ対応して配置し、こ
れら各センスアンプの交差接続する部分と対応する前記
ディジット線対の交差部分とが互いに一致するように接
続し、かつ前記センスアンプが活性化した時には前記セ
ンスアンプの両側に設けられたディジット線対の電位を
共に増幅することを特徴とする。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
第６図は本発明の一実施例の回路図である。
この実施例が第５図に示された従来の半導体記憶装置と
相違する点は、各センスアンプSA1,SA2を、ゲートを相
手方のドレインに互いに交差接続する２つのトランジス
タを備えたフリップフロップ回路とし、これら各センス
アンプSA1,SA2を各ディジット線対（D1−D1,D2−D2′）
の交差部分にそれぞれ対応して配置し、これら各センス
アンプSA1,SA2の交差接続する部分と対応するディジッ
ト線対の交差部分とが互いに一致するように接続した点
にある。
相違する点は、各センスアンプSA1,SA2を、ゲートを相
手方のドレインに互いに交差接続する２つのトランジス
タを備えたフリップフロップ回路とし、これら各センス
アンプSA1,SA2を各ディジット線対（D1−D1,D2−D2′）
の交差部分にそれぞれ対応して配置し、これら各センス
アンプSA1,SA2の交差接続する部分と対応するディジッ
ト線対の交差部分とが互いに一致するように接続した点
にある。
センスアンプSA1,SA2はフリップフロップ回路であるの
で、このフリップフロップ回路の交差接続部分を利用す
ると、ディジット線の交差のための面積を余分に必要と
せずにディジット線を交差させることができ、所要面積
の低減が計れる。更に、ディジット線だけの交差部分を
作らないので、ディジット線の交差に起因する電気的特
性の不平衡もなくすことができる。
で、このフリップフロップ回路の交差接続部分を利用す
ると、ディジット線の交差のための面積を余分に必要と
せずにディジット線を交差させることができ、所要面積
の低減が計れる。更に、ディジット線だけの交差部分を
作らないので、ディジット線の交差に起因する電気的特
性の不平衡もなくすことができる。
第７図は第６図に示す一実施例を半導体に形成したもの
のセンスアンプ部分の平面図である。
のセンスアンプ部分の平面図である。
ディジット線D1,D1′は半導体基板に拡散層で形成され
トランジスタのソース・ドレイン領域15に接続される。
多結晶シリコンで作られるトランジスタのゲート13とデ
ィジット線D1,D1′との接続はAl層16とコンタクト17と
により行われる。一方のトランジスタのソース・ドレイ
ン領域と他方のトランジスタのゲートとの接続はコンタ
クトホール18を介して行われる。第６図、第７図に示す
Ａ線はAlで形成され、コンタクト19を介してソース・ド
レインと接続される。
トランジスタのソース・ドレイン領域15に接続される。
多結晶シリコンで作られるトランジスタのゲート13とデ
ィジット線D1,D1′との接続はAl層16とコンタクト17と
により行われる。一方のトランジスタのソース・ドレイ
ン領域と他方のトランジスタのゲートとの接続はコンタ
クトホール18を介して行われる。第６図、第７図に示す
Ａ線はAlで形成され、コンタクト19を介してソース・ド
レインと接続される。
このように配置すれば、ディジット線の交差に余分の面
積を使用せずに交差接続をすることができる。
積を使用せずに交差接続をすることができる。
（発明の効果） 以上詳細に説明したように、本発明によれば、ディジッ
ト線の交差接続に余分の面積を使用せずに交差接続で
き、これによりチップ面積を縮小し、また交差接続に起
因する電気的特性の不平衡をなくした半導体記憶装置が
得られる。
ト線の交差接続に余分の面積を使用せずに交差接続で
き、これによりチップ面積を縮小し、また交差接続に起
因する電気的特性の不平衡をなくした半導体記憶装置が
得られる。
第１図は従来の半導体記憶装置の第１の例の回路図、第
２図は第１図に示すメモリセルを半導体に形成したもの
の一部分の平面図、第３図は従来の半導体記憶装置の第
２の例の回路図、第４図は第３図に示すメモリセルを半
導体に形成したものの一部分の平面図、第５図は従来の
半導体記憶装置の第３の例の回路図、第６図は本発明の
一実施例の回路図、第７図は第６図に示す一実施例を半
導体に形成したもののセンスアンプ部分の平面図であ
る。 11……下部電極、12……上部電極、13……ゲート、14…
…コンタクト、15……ソース・ドレイン領域、16……Al
層、17,18,19……コンタクト、CS1,CS2……容量、D1,
D1′,D2,D2′……ディジット線、MC1〜MC4……メモリセ
ル、SA1,SA2……センスアンプ、W1〜W4……ワード線。
２図は第１図に示すメモリセルを半導体に形成したもの
の一部分の平面図、第３図は従来の半導体記憶装置の第
２の例の回路図、第４図は第３図に示すメモリセルを半
導体に形成したものの一部分の平面図、第５図は従来の
半導体記憶装置の第３の例の回路図、第６図は本発明の
一実施例の回路図、第７図は第６図に示す一実施例を半
導体に形成したもののセンスアンプ部分の平面図であ
る。 11……下部電極、12……上部電極、13……ゲート、14…
…コンタクト、15……ソース・ドレイン領域、16……Al
層、17,18,19……コンタクト、CS1,CS2……容量、D1,
D1′,D2,D2′……ディジット線、MC1〜MC4……メモリセ
ル、SA1,SA2……センスアンプ、W1〜W4……ワード線。
Claims (1)
- 【請求項１】それぞれ長手方向のほぼ中央で互いに交差
する２本のディジット線からなる複数のディジット線対
と、隣接する前記ディジット線間に、同一ワード線によ
り選択されてそれぞれ対応するディジット線と接続し、
前記各ディジット線対の交差部分の両側にそれぞれ同数
組配置された２つ１組のメモリセルと、前記長手方向の
ほぼ中央に設けられ前記各ディジット線対の２本のディ
ジット線間の信号をそれぞれ対応して増幅する複数のセ
ンスアンプとを有する半導体記憶装置において、前記セ
ンスアンプはゲートを相手方のドレインに互いに交差接
続する２つのトランジスタにより構成されたフリップフ
ロップ型とし、これら各センスアンプを前記各ディジッ
ト線対の交差部分にそれぞれ対応して配置し、これら各
センスアンプの交差部分と対応する前記ディジット線対
の交差部分とが互いに一致するように接続し、かつ前記
センスアンプが活性化したときには前記センスアンプの
両側に設けられたディジット線対の電位を共に増幅する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001613A JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145594A JPS60145594A (ja) | 1985-08-01 |
| JPH0677397B2 true JPH0677397B2 (ja) | 1994-09-28 |
Family
ID=11506358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001613A Expired - Lifetime JPH0677397B2 (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677397B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148340A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Memory circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 |
-
1984
- 1984-01-09 JP JP59001613A patent/JPH0677397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60145594A (ja) | 1985-08-01 |
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