JPH035670B2 - - Google Patents
Info
- Publication number
- JPH035670B2 JPH035670B2 JP58146612A JP14661283A JPH035670B2 JP H035670 B2 JPH035670 B2 JP H035670B2 JP 58146612 A JP58146612 A JP 58146612A JP 14661283 A JP14661283 A JP 14661283A JP H035670 B2 JPH035670 B2 JP H035670B2
- Authority
- JP
- Japan
- Prior art keywords
- data lines
- semiconductor substrate
- memory array
- transistor
- data line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体基体上に互に平行に配置され
た複数本のデータ線と、上記データ線と交叉して
配列された複数本のワード線と、１個のスイツチ
トランジスタと１個の蓄積部とからなり、ワード
線の数の1/2とデータ線の数の積に等しい数の１
トランジスタ型メモリ・セルとから成り、隣接す
るデータ線の差動で信号を読み出すように構成さ
れた半導体メモリ・アレーに関する。
た複数本のデータ線と、上記データ線と交叉して
配列された複数本のワード線と、１個のスイツチ
トランジスタと１個の蓄積部とからなり、ワード
線の数の1/2とデータ線の数の積に等しい数の１
トランジスタ型メモリ・セルとから成り、隣接す
るデータ線の差動で信号を読み出すように構成さ
れた半導体メモリ・アレーに関する。
このようなダイナミツク型MOSメモリ・アレ
ーはデータ線にのる雑音を隣接するデータ線の差
動で信号を読み出すことによつて打ち消すために
考案され、例えば第１図に示すようなメモリ・ア
レーが米国特許第4004340号、公開技報第78−382
号などに記載されている。図中、Ｗ１からＷ８ま
では８本のワード線、Ｄ１からＤ４までは４本の
データ線、Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８は蓄
積部で、例えばＳ３３はＷ３とＤ３の交点に位置
するメモリ・セルに属する蓄積部を意味する。こ
のような装置においては、２個のメモリ・セルが
データ線の接触孔に間して対称に形成され、１個
の接触孔を通してデータ線に接続されている。し
かしながら、面積利用率を最大に高めようとする
と、第２図（わかり易くするために、図にはデー
タ線１，２、蓄積部６，７、および接触光３のみ
が示されている。）に示すように、例えば偶数番
目のデータ線の両端においては、２個のメモリ・
セルを対称に形成することができず、１接触孔当
り１メモリ・セルとなり、１接触孔当り常にメモ
リ・セルを持つている奇数番目のデータ線におけ
るよりも接触孔の数が１だけ大きくなる。このよ
うな場合隣接するデータ線の配線容量が互に異な
る。したがつて、隣接するデータ線の差動をとつ
て信号を検出する場合に、容量差による雑音が生
じ、信号検出にとつて不都合を生じる。
ーはデータ線にのる雑音を隣接するデータ線の差
動で信号を読み出すことによつて打ち消すために
考案され、例えば第１図に示すようなメモリ・ア
レーが米国特許第4004340号、公開技報第78−382
号などに記載されている。図中、Ｗ１からＷ８ま
では８本のワード線、Ｄ１からＤ４までは４本の
データ線、Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８は蓄
積部で、例えばＳ３３はＷ３とＤ３の交点に位置
するメモリ・セルに属する蓄積部を意味する。こ
のような装置においては、２個のメモリ・セルが
データ線の接触孔に間して対称に形成され、１個
の接触孔を通してデータ線に接続されている。し
かしながら、面積利用率を最大に高めようとする
と、第２図（わかり易くするために、図にはデー
タ線１，２、蓄積部６，７、および接触光３のみ
が示されている。）に示すように、例えば偶数番
目のデータ線の両端においては、２個のメモリ・
セルを対称に形成することができず、１接触孔当
り１メモリ・セルとなり、１接触孔当り常にメモ
リ・セルを持つている奇数番目のデータ線におけ
るよりも接触孔の数が１だけ大きくなる。このよ
うな場合隣接するデータ線の配線容量が互に異な
る。したがつて、隣接するデータ線の差動をとつ
て信号を検出する場合に、容量差による雑音が生
じ、信号検出にとつて不都合を生じる。
本発明の目的は、したがつて、冒頭に述べたよ
うな半導体メモリ・アレーであつて、しかも隣接
するデータ線の配線容量が等しい半導体メモリ・
アレーを提供することである。
うな半導体メモリ・アレーであつて、しかも隣接
するデータ線の配線容量が等しい半導体メモリ・
アレーを提供することである。
本発明の他の目的は、メモリセルの情報保持特
性を改善するものである。
性を改善するものである。
上記目的を達成するために、本発明による半導
体メモリ・アレーは、隅数番目のデータ線の一方
の端および奇数番目のデータ線の他方の端に生じ
る空所と蓄積部と同一形状の半導体基板表面部分
が一定電位に保たれた拡散層に接続されているこ
とを要旨とする。
体メモリ・アレーは、隅数番目のデータ線の一方
の端および奇数番目のデータ線の他方の端に生じ
る空所と蓄積部と同一形状の半導体基板表面部分
が一定電位に保たれた拡散層に接続されているこ
とを要旨とする。
上記目的を達する為に本発明によりメモリアレ
ーは、近接して平行に配置され、隣接するデータ
線の差動で信号を読み出すように構成し、上記デ
ータ線の両端部に対応する位置に一定電位に保た
れた拡散層が設けられていることを要旨としてい
る。
ーは、近接して平行に配置され、隣接するデータ
線の差動で信号を読み出すように構成し、上記デ
ータ線の両端部に対応する位置に一定電位に保た
れた拡散層が設けられていることを要旨としてい
る。
第３図は本発明による半導体メモリ・アレーの
平面図で、図中Ｄ１〜Ｄ４はデータ線、Ｗ１〜Ｗ
８はワード線で、蓄積部例えばＳ３３とＳ３４は
接触孔Ｈ３１に関して対称に形成されており、例
えばデータ線Ｄ３の左端におけるように、１メモ
リ・セル分の空所が生じる。本発明によれば、こ
の空所にある蓄積部Ｓ３４と同一形状の半導体基
板表面部分Ａ３が一定電位に保たれた、メモリ・
アレーの周辺を囲む拡散層Ｉ１に電気的に接続さ
れる。同様にデータ線Ｄ２の右端に生じる空所に
ある半導体基板表面部分Ａ２は右側の拡散層１２
に接続される。
平面図で、図中Ｄ１〜Ｄ４はデータ線、Ｗ１〜Ｗ
８はワード線で、蓄積部例えばＳ３３とＳ３４は
接触孔Ｈ３１に関して対称に形成されており、例
えばデータ線Ｄ３の左端におけるように、１メモ
リ・セル分の空所が生じる。本発明によれば、こ
の空所にある蓄積部Ｓ３４と同一形状の半導体基
板表面部分Ａ３が一定電位に保たれた、メモリ・
アレーの周辺を囲む拡散層Ｉ１に電気的に接続さ
れる。同様にデータ線Ｄ２の右端に生じる空所に
ある半導体基板表面部分Ａ２は右側の拡散層１２
に接続される。
このようにすることによつて、すべてのデータ
線の容量を等しくすることができるばかりでな
く、ワード線Ｗ１とＷ２の容量も等しくなり、ア
レー周辺部の信号撹乱の効果を小さくすることが
できる。
線の容量を等しくすることができるばかりでな
く、ワード線Ｗ１とＷ２の容量も等しくなり、ア
レー周辺部の信号撹乱の効果を小さくすることが
できる。
第４図は第３図のデータ線Ｄ３に沿つた部分の
断面構造を示し、Ｐ１〜Ｐ３は蓄積電極で、Ｗ１
〜Ｗ８，Ｄ３，Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８
は第１図と同一の部分を意味する。メモリ動作
は、例えば、蓄積電極Ｐ１で構成されるMOSキ
ヤパシタからなる蓄積部Ｓ３３に蓄えられた信号
電荷が、ワード線Ｗ３で構成されるスイツチ・ト
ランジスタを通して、データ線Ｄ３に読み出され
る。
断面構造を示し、Ｐ１〜Ｐ３は蓄積電極で、Ｗ１
〜Ｗ８，Ｄ３，Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８
は第１図と同一の部分を意味する。メモリ動作
は、例えば、蓄積電極Ｐ１で構成されるMOSキ
ヤパシタからなる蓄積部Ｓ３３に蓄えられた信号
電荷が、ワード線Ｗ３で構成されるスイツチ・ト
ランジスタを通して、データ線Ｄ３に読み出され
る。
このとき、第１図の回路を実現するために、ワ
ード線Ｗ１およびＷ２は蓄積電極Ｐ１上を通過す
る構造がとられる。しかしながら、ワード線Ｗ１
直下の蓄積電極Ｐ１が構成するMOSキヤパシタ
はメモリ・セルとして使用されていない。この部
分は蓄積部Ｓ３４と同一形状をしているが、デー
タ線の一方の端に生じた空所で、この空所にある
半導体基板表面部分Ａ３は、メモリ・アレーの周
辺回路部で発生した電荷が半導体基板を通してメ
モリ・アレー内に侵入して来るのを阻止し、メモ
リ・アレー内に蓄えられた信号電荷に影響を及ぼ
さないように設けられている、一定電位に保たれ
た拡散層Ｉ１に電気的に接続される。
ード線Ｗ１およびＷ２は蓄積電極Ｐ１上を通過す
る構造がとられる。しかしながら、ワード線Ｗ１
直下の蓄積電極Ｐ１が構成するMOSキヤパシタ
はメモリ・セルとして使用されていない。この部
分は蓄積部Ｓ３４と同一形状をしているが、デー
タ線の一方の端に生じた空所で、この空所にある
半導体基板表面部分Ａ３は、メモリ・アレーの周
辺回路部で発生した電荷が半導体基板を通してメ
モリ・アレー内に侵入して来るのを阻止し、メモ
リ・アレー内に蓄えられた信号電荷に影響を及ぼ
さないように設けられている、一定電位に保たれ
た拡散層Ｉ１に電気的に接続される。
以上説明したように、本発明によれば、冒頭に
おいて述べた種類の半導体メモリ・アレーにおい
て、すべてのデータ線の容量を等しくすることが
できるばかりでなく、両端の２対のワード線の容
量も等しくなり、メモリ・アレー周辺部の信号撹
乱の効果も小さくすることができる。
おいて述べた種類の半導体メモリ・アレーにおい
て、すべてのデータ線の容量を等しくすることが
できるばかりでなく、両端の２対のワード線の容
量も等しくなり、メモリ・アレー周辺部の信号撹
乱の効果も小さくすることができる。
更に本発明によれば、メモリセルの情報保持時
間を全体として長くすることができる。特に端部
のメモリセルの情報保持時間の改善に、効果があ
る。
間を全体として長くすることができる。特に端部
のメモリセルの情報保持時間の改善に、効果があ
る。
第１図は本発明が係つている半導体メモリ・ア
レーの回路図、第２図は従来の半導体メモリ・ア
レーの平面図、第３図は本発明による半導体メモ
リ・アレーの平面図、第４図は第３図に示す装置
のデータ線Ｄ３に沿つた断面図である。 Ｗ１〜Ｗ８……ワード線、Ｄ１〜Ｄ４……デー
タ線、Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８……蓄積
部、Ｈ３１……接触孔、Ａ２，Ａ３……蓄積部と
同一形状の半導体基板表面部分、Ｉ１，Ｉ２……
拡散層、Ｐ１〜Ｐ３……蓄積電極。
レーの回路図、第２図は従来の半導体メモリ・ア
レーの平面図、第３図は本発明による半導体メモ
リ・アレーの平面図、第４図は第３図に示す装置
のデータ線Ｄ３に沿つた断面図である。 Ｗ１〜Ｗ８……ワード線、Ｄ１〜Ｄ４……デー
タ線、Ｓ３３，Ｓ３４，Ｓ３７，Ｓ３８……蓄積
部、Ｈ３１……接触孔、Ａ２，Ａ３……蓄積部と
同一形状の半導体基板表面部分、Ｉ１，Ｉ２……
拡散層、Ｐ１〜Ｐ３……蓄積電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体と該半導体基体上に互に平行に配
置された複数本のデータ線と、上記データ線と交
叉して配列された複数本のワード線と、１個のス
イツチ・トランジスタと１個の蓄積部とからなり
ワード線の数の1/2とデータ線の数の積に等しい
数の１トランジスタ型メモリ・セルとから成り、
データ線の差動で信号を読み出すように構成され
たメモリ・アレーにおいて、偶数番目のデータ線
の一方の端および奇数番目のデータ線の他方の端
に生じる空所の蓄積部と略同一形状の半導体基体
表面部分が上記半導体基体に設けられ、かつ一定
電位に保たれた拡散層に電気的に接続されている
ことを特徴とする半導体メモリ・アレー。 ２ 半導体基体と該半導体基体上に互に近接して
平行に配置された複数本のデータ線と、上記デー
タ線と交叉して配列された複数本のワード線と、
１個のスイツチ・トランジスタと１個の蓄積部と
からなりワード線の数の1/2とデータ線の数の積
に等しい数の１トランジスタ型メモリ・セルとか
ら成り、隣接するデータ線の差動で信号を読み出
すように構成されたメモリ・アレーにおいて、上
記データ線の両端部に対応する位置に、一定電位
に保たれた拡散層が上記半導体基体に設けられて
なることを特徴とする半導体メモリアレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146612A JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146612A JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181927A Division JPS62194665A (ja) | 1986-08-04 | 1986-08-04 | 半導体記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951562A JPS5951562A (ja) | 1984-03-26 |
| JPH035670B2 true JPH035670B2 (ja) | 1991-01-28 |
Family
ID=15411668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146612A Granted JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951562A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194771A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-08-12 JP JP58146612A patent/JPS5951562A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5951562A (ja) | 1984-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0055572B1 (en) | A semiconductor memory device | |
| US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
| US4922460A (en) | Semiconductor memory device with folded bit line structure suitable for high density | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JP3397499B2 (ja) | 半導体記憶装置 | |
| JPH0760858B2 (ja) | 半導体メモリ装置 | |
| JPS592365A (ja) | ダイナミツク型半導体記憶装置 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US5566104A (en) | Memory cell layout structure for a semiconductor memory device | |
| US5072270A (en) | Stacked capacitor type dynamic random access memory | |
| JPH035670B2 (ja) | ||
| JPS596516B2 (ja) | 半導体記憶装置 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| KR19990033497A (ko) | 메모리 셀 어레이 및 이를 구비하는 디램 | |
| JP2743459B2 (ja) | 半導体記憶装置 | |
| KR100344773B1 (ko) | 반도체장치의 캐패시터 및 그 레이아웃 | |
| JP2751298B2 (ja) | 半導体記憶装置 | |
| JPS62194665A (ja) | 半導体記録装置 | |
| GB2200004A (en) | Dynamic random access memory array | |
| JPH0793376B2 (ja) | 半導体記憶装置 | |
| JPH0682804B2 (ja) | 半導体記憶装置 | |
| JPH037961Y2 (ja) | ||
| JPH05325542A (ja) | 半導体記憶装置 | |
| JP2862655B2 (ja) | 半導体記憶装置 | |
| JP3322329B2 (ja) | 半導体記憶装置 |