JPH037961Y2 - - Google Patents
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- Publication number
- JPH037961Y2 JPH037961Y2 JP1987018077U JP1807787U JPH037961Y2 JP H037961 Y2 JPH037961 Y2 JP H037961Y2 JP 1987018077 U JP1987018077 U JP 1987018077U JP 1807787 U JP1807787 U JP 1807787U JP H037961 Y2 JPH037961 Y2 JP H037961Y2
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- Japan
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- wiring
- power supply
- electrode
- potential
- supply line
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- Expired
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- 230000015654 memory Effects 0.000 claims description 11
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- 239000004065 semiconductor Substances 0.000 claims description 5
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
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Landscapes
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
考案の技術分野
本考案はダイナミツク型の半導体記憶装置に関
し、特にメモリセルの情報記憶用キヤパシタの一
方の電極を形成する共通対向電極の電位差でメモ
リの高感度センスアンプが誤動作しないようにす
るものである。
し、特にメモリセルの情報記憶用キヤパシタの一
方の電極を形成する共通対向電極の電位差でメモ
リの高感度センスアンプが誤動作しないようにす
るものである。
技術の背景
ダイナミツク型メモリはセンスアンプからのビ
ツト線の引き出し方により第１図ａのホールデツ
ドビツトライン型と、ｂのオープンビツトライン
型に大別される。ａの場合はビツト線対BL，
に多数接続される１トランジスタ１キヤパシタ型
メモリセル（図示せず）の対向電極Ｐの共通の導
電体プレートを使用できるが、ｂの場合の対向電
極P1，P2はセンスアンプSAを境に物理的に２分
される。WLはワード線である。センスアンプ
SAはメモリセルの記憶情報に応じたビツト線対
BL，の微小電位差を検出する感度を有してい
るので、ノイズにより誤動作しやすい。このノイ
ズの一因に左右に分離した対向電極P1，P2の電
位不均衡が挙げられる。
ツト線の引き出し方により第１図ａのホールデツ
ドビツトライン型と、ｂのオープンビツトライン
型に大別される。ａの場合はビツト線対BL，
に多数接続される１トランジスタ１キヤパシタ型
メモリセル（図示せず）の対向電極Ｐの共通の導
電体プレートを使用できるが、ｂの場合の対向電
極P1，P2はセンスアンプSAを境に物理的に２分
される。WLはワード線である。センスアンプ
SAはメモリセルの記憶情報に応じたビツト線対
BL，の微小電位差を検出する感度を有してい
るので、ノイズにより誤動作しやすい。このノイ
ズの一因に左右に分離した対向電極P1，P2の電
位不均衡が挙げられる。
従来技術と問題点
この電位不均衡を避けるには対向電極P1，P2
の複数点を周辺回路PC等を走る電源線VSSまたは
VCCに接続することが考えられる。即ち対向電極
は通常＋5Vである電源VCCへ接続して該電極下部
のｖ型半導体基板に反転層を作り該反転層および
基板表面の絶縁層と共にキヤパシタを形成する方
式、および基板表面は不純物注入でデイプリーシ
ヨン型にして反転層形成のための対向電極への正
電圧印加を不要し該電極へは通常0Vである電源
VSSを印加する方式があるが、対向電極の任意複
数点を、前者の場合は上記電源線の一方VCCへ後
者の場合は上記電源線の他方VSSへ接続して対向
電極各部の電位の均衡化を図ることが考えられ
る。しかし、周辺回路PC内には各種のクロツク
を発生する回路がありそれが動作するとき該電源
線の電位は局所的に変動する。しかも対向電極
P1，P2の面積が広く、且つその素材は多結晶シ
リコンなどからなつて高い抵抗を有するので、該
電源線の電位変動が対向電極P1，P2の隅々にま
で即時に伝達されることはなく、このため選択し
たリアルセルとダミーセルのキヤパシタ対向電極
部分に電位差が生じ、センスアンプSAを誤動作
させる恐れがある。
の複数点を周辺回路PC等を走る電源線VSSまたは
VCCに接続することが考えられる。即ち対向電極
は通常＋5Vである電源VCCへ接続して該電極下部
のｖ型半導体基板に反転層を作り該反転層および
基板表面の絶縁層と共にキヤパシタを形成する方
式、および基板表面は不純物注入でデイプリーシ
ヨン型にして反転層形成のための対向電極への正
電圧印加を不要し該電極へは通常0Vである電源
VSSを印加する方式があるが、対向電極の任意複
数点を、前者の場合は上記電源線の一方VCCへ後
者の場合は上記電源線の他方VSSへ接続して対向
電極各部の電位の均衡化を図ることが考えられ
る。しかし、周辺回路PC内には各種のクロツク
を発生する回路がありそれが動作するとき該電源
線の電位は局所的に変動する。しかも対向電極
P1，P2の面積が広く、且つその素材は多結晶シ
リコンなどからなつて高い抵抗を有するので、該
電源線の電位変動が対向電極P1，P2の隅々にま
で即時に伝達されることはなく、このため選択し
たリアルセルとダミーセルのキヤパシタ対向電極
部分に電位差が生じ、センスアンプSAを誤動作
させる恐れがある。
第１図ｂは上記の具体例で、対向電極P1，P2
の両端縁部にアルミニウム（Al）配線１〜４を
はわせ、それらを各所５で対向電極にコンタクト
させ、更にその端部を電源線VCCまたはVSSにす
る。しかし、電源線VCC，VSS利用の電位均等化
では、回路動作等による該電源線の局所的な電位
変動が配線１〜４を介して対向電極に伝達されむ
しろ該対向電極の各部電位不均一を招くという問
題がある。また図示しないがセンスアンプSAと
平行に走る配線ｌで対向電極P1，P2の電位平衡
化を図ることも考えられる。しかしこの部分は点
線で略字したように多数のセンスアンプがビツト
線と直交従つてワード線と平行に配列されてお
り、余りスペースがとれない。また広いかつ高抵
抗の対向電極の電位均等化にはこの程度では不充
分であり、また配線上の問題もある。即ち図示の
ような交差する配線群がある場合は多層配線にな
り、この場合一層をアルミとすれば他層は多結晶
シリコンとする等配線材料を変えるのが適当であ
るが、配線ｌには低抵抗のアルミが望ましく、ア
ルミはワード線に使用されることが多いので、こ
の点で配線ｌの実施には難がある。
の両端縁部にアルミニウム（Al）配線１〜４を
はわせ、それらを各所５で対向電極にコンタクト
させ、更にその端部を電源線VCCまたはVSSにす
る。しかし、電源線VCC，VSS利用の電位均等化
では、回路動作等による該電源線の局所的な電位
変動が配線１〜４を介して対向電極に伝達されむ
しろ該対向電極の各部電位不均一を招くという問
題がある。また図示しないがセンスアンプSAと
平行に走る配線ｌで対向電極P1，P2の電位平衡
化を図ることも考えられる。しかしこの部分は点
線で略字したように多数のセンスアンプがビツト
線と直交従つてワード線と平行に配列されてお
り、余りスペースがとれない。また広いかつ高抵
抗の対向電極の電位均等化にはこの程度では不充
分であり、また配線上の問題もある。即ち図示の
ような交差する配線群がある場合は多層配線にな
り、この場合一層をアルミとすれば他層は多結晶
シリコンとする等配線材料を変えるのが適当であ
るが、配線ｌには低抵抗のアルミが望ましく、ア
ルミはワード線に使用されることが多いので、こ
の点で配線ｌの実施には難がある。
考案の目的
本考案は上記種々の問題を解決して、対向電極
P1，P2のより正確な電位分布均一化を図ろうと
するものである。
P1，P2のより正確な電位分布均一化を図ろうと
するものである。
考案の構成
本考案は、メモリセルの情報記憶用キヤパシタ
の一方の電極を形成する対向電極がセンスアンプ
を境に２分されたダイナミツク型半導体記憶装置
において、該対向電極の各々をビツト線と直交す
る方向に横切り且つ当該対向電極に複数の点で接
続される第１の配線と、これら第１の配線の一端
を共通に接続する第２の配線と、該第２の配線の
略中央部を周辺回路の電源線に接続する第３の配
線とを備え、該第２の配線は該第３の配線のみに
より電源線に接続されることを特徴とするが、以
下図面を参照しながらこれを詳細に説明する。
の一方の電極を形成する対向電極がセンスアンプ
を境に２分されたダイナミツク型半導体記憶装置
において、該対向電極の各々をビツト線と直交す
る方向に横切り且つ当該対向電極に複数の点で接
続される第１の配線と、これら第１の配線の一端
を共通に接続する第２の配線と、該第２の配線の
略中央部を周辺回路の電源線に接続する第３の配
線とを備え、該第２の配線は該第３の配線のみに
より電源線に接続されることを特徴とするが、以
下図面を参照しながらこれを詳細に説明する。
考案の実施例
第２図は本考案の一実施例を示す図で、第１図
と同一部分には同一符号が付してある。本例が第
１図と異なる点は、対向電極P1，P2をワード線
方向に走り、該電極に各所でコンタクトした配線
１〜４，１０，１１の各端部を共通にAl配線１
２でシヨートし、該配線１２の中央部１点だけを
配線１３で電源線VSSまたはVCCに接続した点で
ある。このようにすれば電源線VSSに局所的な電
位変動があつてもそれは配線１３で１箇所の該電
位変動のみが取出され、配線１〜４，１０，１１
を介して対向電極P1，P2に共通に伝えられるの
で、該電位変動が伝播する時間を考慮しても、セ
ンスアンプSAを中心に対称位置にある配線対
（２，３），（10，11），（１，４）の電位はそれぞ
れ等しく保たれ、それらに接続する対向電極P1，
P2部分も等電位にある。センスアンプSAは電極
P1側とP2側つまり左、右のビツト線の電位差に
応動するから、時間的もしくは空間的な電位変動
があつても左、右対称なら応動せず、従つてこの
第２図の結線により対向電極の電位不均によるセ
ンスアンプの誤動作は大幅に回避される。第２図
では対向電極P1，P2の中央部にも配線１０，１
１が設けられ、これによつて第１図ｂの場合より
更に電位分布は均等になる。勿論、かゝる配線
１，２，……１０，１１は多数本布設すればより
効果的であるが、そのようにするとセルの設置面
積が減少したり、レイアウトが複雑になる等の問
題を生ずるので数は制限され、各対向電極につき
１本の中央部配線という程度が実用的ではある。
尚、列デコーダあるいは列選択線のクランプ回路
の電源配線も個々に主電源線VCCまたはVSSにつ
なぐのではなく、第２図と同様にまとめて１個所
で接続するとよい。
と同一部分には同一符号が付してある。本例が第
１図と異なる点は、対向電極P1，P2をワード線
方向に走り、該電極に各所でコンタクトした配線
１〜４，１０，１１の各端部を共通にAl配線１
２でシヨートし、該配線１２の中央部１点だけを
配線１３で電源線VSSまたはVCCに接続した点で
ある。このようにすれば電源線VSSに局所的な電
位変動があつてもそれは配線１３で１箇所の該電
位変動のみが取出され、配線１〜４，１０，１１
を介して対向電極P1，P2に共通に伝えられるの
で、該電位変動が伝播する時間を考慮しても、セ
ンスアンプSAを中心に対称位置にある配線対
（２，３），（10，11），（１，４）の電位はそれぞ
れ等しく保たれ、それらに接続する対向電極P1，
P2部分も等電位にある。センスアンプSAは電極
P1側とP2側つまり左、右のビツト線の電位差に
応動するから、時間的もしくは空間的な電位変動
があつても左、右対称なら応動せず、従つてこの
第２図の結線により対向電極の電位不均によるセ
ンスアンプの誤動作は大幅に回避される。第２図
では対向電極P1，P2の中央部にも配線１０，１
１が設けられ、これによつて第１図ｂの場合より
更に電位分布は均等になる。勿論、かゝる配線
１，２，……１０，１１は多数本布設すればより
効果的であるが、そのようにするとセルの設置面
積が減少したり、レイアウトが複雑になる等の問
題を生ずるので数は制限され、各対向電極につき
１本の中央部配線という程度が実用的ではある。
尚、列デコーダあるいは列選択線のクランプ回路
の電源配線も個々に主電源線VCCまたはVSSにつ
なぐのではなく、第２図と同様にまとめて１個所
で接続するとよい。
第３図は１トランジスタ１キヤパシタ型ダイナ
ミツクメモリセルの等価回路図で、２０はトラン
スフアーゲート、２１はMOS容量である。この
容量２１はデイプレツシヨン型で、その対向電極
はP1またはP2の一部である。なお対向電極は第
１図、第２図では平板状体で表わしたが実際には
各メモリセルのキヤパシタの電極を、みな同電位
であるから連結させただけのものであり、トラン
スフアーゲート部などは開口とするので多数の孔
のあいたいわばメツシユ状である。この点も対向
電極の電気抵抗増大に一役買つている。
ミツクメモリセルの等価回路図で、２０はトラン
スフアーゲート、２１はMOS容量である。この
容量２１はデイプレツシヨン型で、その対向電極
はP1またはP2の一部である。なお対向電極は第
１図、第２図では平板状体で表わしたが実際には
各メモリセルのキヤパシタの電極を、みな同電位
であるから連結させただけのものであり、トラン
スフアーゲート部などは開口とするので多数の孔
のあいたいわばメツシユ状である。この点も対向
電極の電気抵抗増大に一役買つている。
考案の効果
以上述べたように本考案によれば、センスアン
プの左右に分離配置される対向電極の電位差を効
果的に吸収できるので、高感度の差動増幅動作が
可能となる。
プの左右に分離配置される対向電極の電位差を効
果的に吸収できるので、高感度の差動増幅動作が
可能となる。
第１図はダイナミツクメモリの対向電極の説明
図、第２図は本考案の一実施例を示す説明図、第
３図は１トランジスタ型ダイナミツクセルの等価
回路図である。 図中、P1，P2は対向電極、SAはセンスアン
プ、BL，はビツト線、VSSは周辺回路の電源
線、１〜４，１０，１１は第１の配線、１２は第
２の配線、１３は第３の配線である。
図、第２図は本考案の一実施例を示す説明図、第
３図は１トランジスタ型ダイナミツクセルの等価
回路図である。 図中、P1，P2は対向電極、SAはセンスアン
プ、BL，はビツト線、VSSは周辺回路の電源
線、１〜４，１０，１１は第１の配線、１２は第
２の配線、１３は第３の配線である。
Claims (1)
- メモリセルの情報記憶用キヤパシタの一方の電
極を形成する対向電極がセンスアンプを境に２分
されたダイナミツク型半導体記憶装置において、
該対向電極の各々をビツト線と直交する方向に横
切り且つ当該対向電極に複数の点で接続される第
１の配線と、これら第１の配線の一端を共通に接
続する第２の配線と、該第２の配線の略中央部を
周辺回路の電源線に接続する第３の配線とを備
え、該第２の配線は該第３の配線のみにより電源
線に接続されていることを特徴とするダイナミツ
ク型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987018077U JPH037961Y2 (ja) | 1987-02-10 | 1987-02-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987018077U JPH037961Y2 (ja) | 1987-02-10 | 1987-02-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151760U JPS62151760U (ja) | 1987-09-26 |
| JPH037961Y2 true JPH037961Y2 (ja) | 1991-02-27 |
Family
ID=30811427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987018077U Expired JPH037961Y2 (ja) | 1987-02-10 | 1987-02-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH037961Y2 (ja) |
-
1987
- 1987-02-10 JP JP1987018077U patent/JPH037961Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151760U (ja) | 1987-09-26 |
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