JPS5951562A - 半導体メモリ・アレ− - Google Patents
半導体メモリ・アレ−Info
- Publication number
- JPS5951562A JPS5951562A JP58146612A JP14661283A JPS5951562A JP S5951562 A JPS5951562 A JP S5951562A JP 58146612 A JP58146612 A JP 58146612A JP 14661283 A JP14661283 A JP 14661283A JP S5951562 A JPS5951562 A JP S5951562A
- Authority
- JP
- Japan
- Prior art keywords
- data lines
- data line
- semiconductor substrate
- memory array
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 238000009825 accumulation Methods 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体基板」二に互に平行に配置された複数
本のデータ線と、上記データ線と交叉して配列された複
数本のワード線と、１個のスイッチトランジスタと１個
の蓄積部とからなり、ワード線の数の１／２とデータ線
の数の積に等しい数の１トランジスタ型メモリ・セルと
から成り、隣接するデータ線の差動で信号を読み出すよ
うに構成された半導体メモリ・アレーに関する。
本のデータ線と、上記データ線と交叉して配列された複
数本のワード線と、１個のスイッチトランジスタと１個
の蓄積部とからなり、ワード線の数の１／２とデータ線
の数の積に等しい数の１トランジスタ型メモリ・セルと
から成り、隣接するデータ線の差動で信号を読み出すよ
うに構成された半導体メモリ・アレーに関する。
このようなグイナミノク型ＭＯＳメモリ・アレーはデー
タ線にのる雑音を隣接するデータ線の差動で信号を読み
出すことによって打ち消すために考案され２例えば第１
図に示すようなメモリ・アレーが米国特許第４，００４
，３４０号、公開技報第７８−３８２号などに記載され
てｔ・る。図中、ＷｌからＷ８までは８本のワード線、
ＤＩからＤ４までは４本のデータ線、 Ｓ ３３ 、
Ｓ ３４ 、 Ｓ ３７ 、 Ｓ ３８は蓄積部で
。
タ線にのる雑音を隣接するデータ線の差動で信号を読み
出すことによって打ち消すために考案され２例えば第１
図に示すようなメモリ・アレーが米国特許第４，００４
，３４０号、公開技報第７８−３８２号などに記載され
てｔ・る。図中、ＷｌからＷ８までは８本のワード線、
ＤＩからＤ４までは４本のデータ線、 Ｓ ３３ 、
Ｓ ３４ 、 Ｓ ３７ 、 Ｓ ３８は蓄積部で
。
例えば８３３はＷ３とＤ３の交点に位置するメモリ・セ
ルに属する蓄積部を意味する。このような装置において
は、２個のメモリ・セルがデータ線の接触孔に関して対
称に形成され、１個の接触孔な通してデータ線に接続さ
れている。しかしながら１面積利用率を最大限に高めよ
うとすると、第２図（わかり易くするために１図にはデ
ータ線１，２゜蓄積部６，７．および接触孔３のみが示
されている。）に示すように９例えば偶数番目のデータ
線の両端におし・ては、２個のメモリ・セルを対称に形
成することができず、１接触孔当り１メモリ・セルとな
り、１接触孔当り常に２メモリ・セルを持っている奇数
番目のデータ線におけるよりも接触孔の数が１だけ大き
くなる。このような場合隣接するデータ線の配線容量が
互に異なる。したがって、隣接するデータ線の差動をと
って信号を検出する場合に、容量差による雑音が生じ、
信号検出にとって不都合を生じる。
ルに属する蓄積部を意味する。このような装置において
は、２個のメモリ・セルがデータ線の接触孔に関して対
称に形成され、１個の接触孔な通してデータ線に接続さ
れている。しかしながら１面積利用率を最大限に高めよ
うとすると、第２図（わかり易くするために１図にはデ
ータ線１，２゜蓄積部６，７．および接触孔３のみが示
されている。）に示すように９例えば偶数番目のデータ
線の両端におし・ては、２個のメモリ・セルを対称に形
成することができず、１接触孔当り１メモリ・セルとな
り、１接触孔当り常に２メモリ・セルを持っている奇数
番目のデータ線におけるよりも接触孔の数が１だけ大き
くなる。このような場合隣接するデータ線の配線容量が
互に異なる。したがって、隣接するデータ線の差動をと
って信号を検出する場合に、容量差による雑音が生じ、
信号検出にとって不都合を生じる。
本発明の目的は、したがって、冒頭に述べたような半導
体メモリ・アレーであって、しかも隣接するデータ線の
配線容量が等し℃・半導体メモリ・アレーを提供するこ
とである。
体メモリ・アレーであって、しかも隣接するデータ線の
配線容量が等し℃・半導体メモリ・アレーを提供するこ
とである。
上記目的を達成するために１本発明による半導体メモリ
・アレーは、偶数番目のデータ線の一方の端および奇数
番目のデータ線の他方の端に生じる空所に蓄積部と同一
形状の半導体基板表面部分が一定電位に保たれた拡散層
に接続されていることを要旨とする。
・アレーは、偶数番目のデータ線の一方の端および奇数
番目のデータ線の他方の端に生じる空所に蓄積部と同一
形状の半導体基板表面部分が一定電位に保たれた拡散層
に接続されていることを要旨とする。
第３図は本発明による半導体メモリ・アレーの平面図で
１図中Ｄ１〜Ｄ４はデータ線、Ｗｌ〜Ｗ８はワード線で
、蓄積部例えばＳ ３３と８３４は接触孔Ｈ３１に関し
て対称に形成されており２例えばデータ線Ｄ３の左端に
おけるように、１メモリ・セル分の空所が生じる。本発
明によれば、この空所にある蓄積部Ｓ ３４と同一形状
の半導体基板表面部分Ａ３が一定電位゛に保たれた。メ
モリ・アレーの周辺を囲む拡散層■１に電気的に接続さ
れる。同様に、データ線Ｄ２の右端に生じる空所にある
半導体基板表面部分Ａ２は右側の拡散層Ｊ２に接続され
る。
１図中Ｄ１〜Ｄ４はデータ線、Ｗｌ〜Ｗ８はワード線で
、蓄積部例えばＳ ３３と８３４は接触孔Ｈ３１に関し
て対称に形成されており２例えばデータ線Ｄ３の左端に
おけるように、１メモリ・セル分の空所が生じる。本発
明によれば、この空所にある蓄積部Ｓ ３４と同一形状
の半導体基板表面部分Ａ３が一定電位゛に保たれた。メ
モリ・アレーの周辺を囲む拡散層■１に電気的に接続さ
れる。同様に、データ線Ｄ２の右端に生じる空所にある
半導体基板表面部分Ａ２は右側の拡散層Ｊ２に接続され
る。
このようにすることによって、すべてのデータ線の容量
を等しくすることができるばかりでなく。
を等しくすることができるばかりでなく。
ワードｍｗ１とＷ２の容量も等しくなり、アレー周辺部
の信号撹乱の効果を小さくすることができる。
の信号撹乱の効果を小さくすることができる。
第４図は第３図のデータ線Ｄ３に沿った部分の断面構造
を示し、ＰＩ〜Ｐ３は蓄積電極で、Ｗｌ〜Ｗ８． Ｉ）
３．８３３．８３４．８３７．８３８は第１図と同一の
部分を意味する。メモリ動作は１例えば。
を示し、ＰＩ〜Ｐ３は蓄積電極で、Ｗｌ〜Ｗ８． Ｉ）
３．８３３．８３４．８３７．８３８は第１図と同一の
部分を意味する。メモリ動作は１例えば。
蓄積電極Ｐ１で構成されるＭＯＳキャパシタからなる蓄
積部Ｓ ３３に蓄えられた信号電荷が、ワード線Ｗ３で
構成されるスイッチ・トランジスタを通して、データ線
Ｄ３に読み出される。
積部Ｓ ３３に蓄えられた信号電荷が、ワード線Ｗ３で
構成されるスイッチ・トランジスタを通して、データ線
Ｄ３に読み出される。
このとき、第１図の回路を実現するために、ワード線Ｗ
１およびＷ２は蓄積電極Ｐｌ上を通過する構造がとられ
る。しかしながら、ワード線Ｗ１直下の蓄積電極Ｐ１が
構成するＭＯＳキャパシタはメモリ・セルとして使用さ
れて℃・なし・。この部分は蓄積部Ｓ：３４と同一形状
をしているが、データ線の一方の端に生じた空所で、こ
の空所にある半導体基板表面部分Ａ３は、メモリ・アレ
ーの周辺回路部で発生した電荷が半導体基板を通してメ
モリ・アレー内に侵入して来るのを阻止し、メモリ・ア
レー内に蓄えられた信号電荷に影響を及ぼさないように
設けられている。一定電位に保たれた拡散層Ｉｔに電気
的に接続される。
１およびＷ２は蓄積電極Ｐｌ上を通過する構造がとられ
る。しかしながら、ワード線Ｗ１直下の蓄積電極Ｐ１が
構成するＭＯＳキャパシタはメモリ・セルとして使用さ
れて℃・なし・。この部分は蓄積部Ｓ：３４と同一形状
をしているが、データ線の一方の端に生じた空所で、こ
の空所にある半導体基板表面部分Ａ３は、メモリ・アレ
ーの周辺回路部で発生した電荷が半導体基板を通してメ
モリ・アレー内に侵入して来るのを阻止し、メモリ・ア
レー内に蓄えられた信号電荷に影響を及ぼさないように
設けられている。一定電位に保たれた拡散層Ｉｔに電気
的に接続される。
以−七説明したように１本発明によれば、冒頭において
述べた種類の半導体メモリ・アレーにおいて、すべての
データ線の容量を等しくすることができるばかりでなく
９両端の２対のワード線の容量も等しくなり、メモリ・
アレー周辺部の信号撹乱の効果も小さくすることができ
る。
述べた種類の半導体メモリ・アレーにおいて、すべての
データ線の容量を等しくすることができるばかりでなく
９両端の２対のワード線の容量も等しくなり、メモリ・
アレー周辺部の信号撹乱の効果も小さくすることができ
る。
第１図は本発明が係っている半導体メモリ・アレーの回
路図、第２図は従来の半導体メモリ・アレーの平面図、
第３図は本発明による半導体メモリ・アレーの平面図、
第４図は第３図に示す装置のデータ線Ｄ３に沿った断面
図である。 Ｗ１〜Ｗ８・・・ワード線 Ｄ１〜Ｄ４・・・データ
線Ｓ ３３． Ｓ３４．８３７． Ｓ３８・・・蓄積部
１１、う１・・接触孔 Ａ２．Ａ３・・・蓄積部と同一形状の半導体基板表面部
分１１、．１２・拡散層 Ｐ１〜Ｐ３・・・蓄積電
極代理人弁理士 中 村 純之助
路図、第２図は従来の半導体メモリ・アレーの平面図、
第３図は本発明による半導体メモリ・アレーの平面図、
第４図は第３図に示す装置のデータ線Ｄ３に沿った断面
図である。 Ｗ１〜Ｗ８・・・ワード線 Ｄ１〜Ｄ４・・・データ
線Ｓ ３３． Ｓ３４．８３７． Ｓ３８・・・蓄積部
１１、う１・・接触孔 Ａ２．Ａ３・・・蓄積部と同一形状の半導体基板表面部
分１１、．１２・拡散層 Ｐ１〜Ｐ３・・・蓄積電
極代理人弁理士 中 村 純之助
Claims (1)
- 半導体基板上に互に平行に配置された複数本のデータ線
と、上記データ線と交叉して配列された複数本のワード
線と、１個のスイッチ・トランジスタと１個の蓄積部と
からなり、ワード線の数の１／２とデータ線の数の積に
等しい数の１トランジスタ型メモリ・セルとから成り、
隣接するデータ線の差動で信号を読み出すように構成さ
れたメモリ・アレーにおいて、偶数番目のデータ線の一
方の端および奇数番目のデータ線の他方の端に生じる空
所の蓄積部と同一形状の半導体基板表面部分が一定電位
に保たれた拡散層に接続されていることを特徴どする半
導体メモリ・アレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146612A JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146612A JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181927A Division JPS62194665A (ja) | 1986-08-04 | 1986-08-04 | 半導体記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951562A true JPS5951562A (ja) | 1984-03-26 |
| JPH035670B2 JPH035670B2 (ja) | 1991-01-28 |
Family
ID=15411668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146612A Granted JPS5951562A (ja) | 1983-08-12 | 1983-08-12 | 半導体メモリ・アレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194771A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-08-12 JP JP58146612A patent/JPS5951562A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194771A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035670B2 (ja) | 1991-01-28 |
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