KR980006294A - 반도체 기억장치 - Google Patents

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KR980006294A
KR980006294A KR1019970024007A KR19970024007A KR980006294A KR 980006294 A KR980006294 A KR 980006294A KR 1019970024007 A KR1019970024007 A KR 1019970024007A KR 19970024007 A KR19970024007 A KR 19970024007A KR 980006294 A KR980006294 A KR 980006294A
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겐지 츠치다
유키히토 오오와키
가즈노리 오후치
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니시무로 타이조
가부시기가이샤 도시바
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
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Abstract

COB형 스택셀에 계층비트선방식을 채용해도 상층의 비트선(MBL)에서의 결합용량에 의한 간섭노이즈를 완전히 0으로 하기 위해, 복수의 블록으로 분할된 메모리셀어레이와, 각 블록마다 설치된 복수의 SBL쌍, 분할된 블록의 복수에 대해서 배치되고, 동시에 SBL보다 윗층에 설치된 복수의 MBL쌍, MBL쌍마다 접속된 메모리셀정보를 검지·관리하기 위한 S/A회로 및, 블록마다 설치된 SBL쌍중 어느 하나를 MBL쌍으로 선택적으로 접속하는 SSW회로를 구비한 DRAM에 있어서, SBL쌍 및 MBL쌍은 모두 반복형 비트선 구조를 갖추고, MBL쌍의 2조가 각각의 비트선쌍의 한쪽이 다른 비트선쌍의 사이에 배치된 구조를 형성하고, SSW회로는 SBL쌍중 선택된 메모리셀에 연결된 비트선쌍을 MBL쌍중 다른 MBL쌍 사이에 배치된 비트선에 접속한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 인접 MBL간의 간섭노이즈의 상쇄원리를 설명하기 위한 개념도

Claims (22)

  1. 복수의 블록으로 분할된 메모리셀어레이와, 각각의 블록마다 설치된 복수의 제1비트선쌍, 상기 분할된 블록의 복수에 대해서 배치되고,동시에 제1비트선보다도 상층에 설치된 복수의 제2비트선쌍, 이 제2비트선쌍마다 접속되고, 메모리셀정보를 검지·증폭하기 위한 센스엠프회로 및, 상기 블록마다 설치된 제1비트선쌍중 어느 하나를 제2비트선쌍으로 선택적으로 접속하는 선택회로를 구비한 반도체기억장치에 있어서, 상기 제1 및 제2비트선쌍은 모두 반복형 비트선구조를 갖추고, 사이 선택회로는 제1비트선쌍의 각 비트선 중 어느 하나를 선택해서 제2비트선쌍의 한쪽에 접속하는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 메모리셀은 상기 제1비트선보다도 상부에 메모리셀캐패시터가 형성된 구조를 갖춘 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 선택회로는 분할된 블록의 양단에 배치되어 있는 것을 특징으로 하는 반도체기억장치회로.
  4. 제1항에 있어서, 상기 제2비트선쌍은 2조로 분할되고, 이 분할된 2조의 제2비트선쌍에서 상기 센스앰프회로를 공유하고, 동시에 이 분할된 2조의 제2비트선쌍마다 제2비트선을 임의의 프리차지전위로 유지하기 위한 이퀄라이즈회로를 구비한 것을 특징으로 하는 반도체기억장치회로.
  5. 제1항에 있어서, 상기 제2비트선쌍에 접속되는 센스앰프회로는 제2비트선쌍의 양단에 배치되는 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서, 상기 제2비트선은 하나 걸러 양단의 센스앰프회로에 마주보게 접속되는 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 어떤 어드레스가 입력된 경우에도 더욱 물리적으로인접한 특정 2개 걸러 제2비트선에 메모리셀데이터가 독출되는 것을 특징으로 하는 반도체기억장치.
  8. 제1항에 있어서, 상기 분할된 복수의 블록마다 제1비트선을 임의의 프리차지전위로 유지하기 위한 이퀄라이즈회로를 구비한 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 제2비트선쌍의 프리차지동작을 상기 선택회로를 매개로 상기 블록마다 배치된 이퀄라이즈회로를 가지고 행하는 것을 특징으로 하는 반도체기억장치회로.
  10. 제8항에 있어서, 상기 이퀄라이즈회로는 인접한 2개의 블록으로 공유화 되어 있는 것을 특징으로 하는 반도체기억장치회로.
  11. 제10항에 있어서, 상기 제2비트선쌍의 프리차지동작을 상기 선택회로를 매개로 상기 블록마다 배치된 이퀄라이즈회로를 가지고 행하는 것을 특징으로 하는 반도체기억장치회로.
  12. 복수의 블록으로 분할된 메모리셀어레이와, 각각의 블록마다 설치된 복수의 제1비트선쌍(하층비트선쌍), 상기 분할된 블록의 복수에 대해서 배치되고, 동시에 제1비트선쌍보다 상층에 설치된 복수의 제2비트선쌍, 이 제2비트선쌍마다 접속되고, 메모리셀정보를 검지·증폭하기 위한 센스엠프회로 및, 상기 블록마다 설치된 제1비트선쌍중 어느 하나를 제2비트선쌍으로 선택적으로 접속하는 선택회로를 구비한 반도체기억장치에 있어서,상기 제1 및 제2비트선쌍은 모두 반복형 비트선구조를 갖추고, 제2비트선쌍의 2조가 각각의 비트선쌍의 한쪽이 다른 비트선쌍의 사이에 배치된 구조를 이루고, 상기 선택회로는 제1비트선쌍중 선택된 메모리셀에 연결되는 비트선을 제2비트선쌍중의 다른 제2비트선쌍 사이에 배치된 비트선에 접속하는 것을 특징으로 하는 반도체기억장치.
  13. 제12항에 있어서, 상기 메모리셀은 상기 제1비트선보다도 상부에 메모리셀캐패시터가 형성된 구조를 갖춘 것을 특징으로 하는 반도체기억장치.
  14. 제12항에 있어서, 상기 선택회로는 분할된 블록의 양단에 배치되어 있는 것을 특징으로 하는 반도체기억장치회로.
  15. 제12항에 있어서, 상기 제2비트선쌍은 2조로 분할되고, 이 분할된 2조의 제2비트선쌍에서 상기 센스앰프회로를 공유하고, 동시에 이 분할된 2조의 제2비트선쌍마다 제2비트선을 임의의 프리차지전위로 유지하기 위한 이퀄라이즈회로를 구비하는 것을 특징으로 하는 반도체기억장치회로.
  16. 제12항에 있어서, 상기 제2비트선쌍에 접속되는 센스앰프회로는 제2비트선쌍의 양단에 배치되는 것을 특징으로 하는 반도체기억장치.
  17. 제16항에 있어서, 상기 제2비트선은 하나 걸러 양단의 샌스앰프회로에 마주보게 접속되는 것을 특징으로 하는 반도체기억장치.
  18. 제17항에 있어서, 어떤 어드레스가 입력된 경우에도, 더욱 물리적으로인접한 특정 2개 걸러 제2비트선에 메모리셀데이터가 독출되는 것을 특징으로 하는 반도체 기억장치.
  19. 제12항에 있어서, 상기 분할된 복수의 블록마다 제1비트선을 임의의 프리차지전위로 유지하기 위한 이퀄라이즈회로를 구비한 것을 특징으로 하는 반도체기억장치.
  20. 제19항에 있어서, 상기 제2비트선쌍의 프리차지동작을 상기 선택회로를 매개로 상기 블록마다 배치된 이퀄라이즈회로를 가지고 행하는 것을 특징으로 하는 반도체기억장치회로.
  21. 제19항에 있어서, 상기 이퀄라이즈회로는 인접한 2개의 블록으로 공유화 되어 있는 것을 특징으로 하는 반도체기억장치회로.
  22. 제21항에 있어서, 상기 제2비트선쌍의 프리차지동작을 상기 선택회로를 매개로 상기 블록마다 배치된 이퀄라이즈회로를 가지고 행하는 것을 특징으로 하는 반도체기억장치회로.
KR1019970024007A 1996-06-11 1997-06-11 반도체기억장치 KR100288819B1 (ko)

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