JPS59188889A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59188889A JPS59188889A JP59058181A JP5818184A JPS59188889A JP S59188889 A JPS59188889 A JP S59188889A JP 59058181 A JP59058181 A JP 59058181A JP 5818184 A JP5818184 A JP 5818184A JP S59188889 A JPS59188889 A JP S59188889A
- Authority
- JP
- Japan
- Prior art keywords
- lines
- oxide film
- data pair
- data
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、互に電気特性がほぼ等しく、かつ互に実質上
平行に配置されたデータ対線と、上記データ対線と直交
するワード線の交点の一方に、メモリ・セルを、他方の
データ線とワード線の交点にダミー・セルを接続し、選
択されたメモリ・セルとダミイ・セルからの出力信号を
差動で検出する半導体メモリに関する。
平行に配置されたデータ対線と、上記データ対線と直交
するワード線の交点の一方に、メモリ・セルを、他方の
データ線とワード線の交点にダミー・セルを接続し、選
択されたメモリ・セルとダミイ・セルからの出力信号を
差動で検出する半導体メモリに関する。
このような２交点／ビットの１トランジスタ・メモリ・
セルが例えば米国特許明細書第４０４４３４０号の中で
提案されている。そのメモリ・セルにおいては、ワード
線が多結晶シリコンで、データ線がアルミニウムで形成
されている。ワード線が高抵抗の多結晶シリコンで形成
されているために、ワード線の遅延時間が大きくなり、
高速度化の障害となっていた。
セルが例えば米国特許明細書第４０４４３４０号の中で
提案されている。そのメモリ・セルにおいては、ワード
線が多結晶シリコンで、データ線がアルミニウムで形成
されている。ワード線が高抵抗の多結晶シリコンで形成
されているために、ワード線の遅延時間が大きくなり、
高速度化の障害となっていた。
ワード線をアルミニウムで形成し、データ線を多結晶シ
リコンで形成することも考えられるが、その場合には、
データ対線を形成する際にマスクずれが存在するとデー
タ対線間に浮遊容量の差が生じ誤動作し易いという欠点
がある。
リコンで形成することも考えられるが、その場合には、
データ対線を形成する際にマスクずれが存在するとデー
タ対線間に浮遊容量の差が生じ誤動作し易いという欠点
がある。
したがって、本発明の目的は、高速度でしかもデータ対
線間に浮遊容量の差がない２交点／ビットの半導体メモ
リを提供することである。
線間に浮遊容量の差がない２交点／ビットの半導体メモ
リを提供することである。
上記目的を達成するために、本発明による半導体メモリ
はワード線が金属、データ対線が多結晶シリコンあるい
は他の金属で形成され、かつ上記データ対線が少なくと
も１回交叉していることを要旨とする。
はワード線が金属、データ対線が多結晶シリコンあるい
は他の金属で形成され、かつ上記データ対線が少なくと
も１回交叉していることを要旨とする。
以下に附図を引用しながら、本発明を一層詳しく説明す
る。
る。
第１図は本発明による２交点／ビットの１トランジスタ
・メモリ・セルから成る半導体メモリの基本的な構成を
示す平面図、第２図は第１図の装置を１１− ＩＴ ’
線に沿って切った断面図である。図中、１はｐ型シリコ
ン基板、２はフィールド酸化膜、３は薄いゲート酸化膜
、４は第１層多結晶シリコン、５は層間酸化膜、６は薄
い酸化膜、７は第２層多結晶シリコン、８は厚い拡散層
、９は薄い拡散層、ＣＳ１、Ｃｓ□は蓄積用キャパシタ
、Ｑｌ、Ｑ２はトランスファＭＯＳトランジスタ、Ｗｏ
〜Ｗ３はアルミニウム等の金属で作られたワード線、Ｄ
。、五フ〜Ｄ２、石７は多結晶シリコンまたはＭ。
・メモリ・セルから成る半導体メモリの基本的な構成を
示す平面図、第２図は第１図の装置を１１− ＩＴ ’
線に沿って切った断面図である。図中、１はｐ型シリコ
ン基板、２はフィールド酸化膜、３は薄いゲート酸化膜
、４は第１層多結晶シリコン、５は層間酸化膜、６は薄
い酸化膜、７は第２層多結晶シリコン、８は厚い拡散層
、９は薄い拡散層、ＣＳ１、Ｃｓ□は蓄積用キャパシタ
、Ｑｌ、Ｑ２はトランスファＭＯＳトランジスタ、Ｗｏ
〜Ｗ３はアルミニウム等の金属で作られたワード線、Ｄ
。、五フ〜Ｄ２、石７は多結晶シリコンまたはＭ。
のような他の金属で作られたデータ線、１０はワード線
と第２層多結晶シリコンとのコンタクト孔、１１は拡散
層と第２層多結晶シリコンとのコンタクト孔である。第
１図においてはわかり易くするために、第１層多結晶シ
リコン４の軸郭と層間酸化膜５の軸郭は共通の破線で示
されている。
と第２層多結晶シリコンとのコンタクト孔、１１は拡散
層と第２層多結晶シリコンとのコンタクト孔である。第
１図においてはわかり易くするために、第１層多結晶シ
リコン４の軸郭と層間酸化膜５の軸郭は共通の破線で示
されている。
以上のレイアウトによって、高速度の半導体メモリを実
現することができる。このレイアウトの欠点は第２層多
結晶シリコンを形成する際にマスクずれがあるとデータ
対線間に浮遊容量の差が生しることである。例えば、デ
ータ対線Ｄ□、Ｄ□を構成する多結晶シリコン用のマス
クがずれると、データ線の一部を構成する拡散層の面積
がＤｌとＤ□とで等しくなくなるために、データ対線間
に浮遊容量の差が生じる。冒頭に述べた種類の半導体メ
モリにおいては、出力はデータ対線間の差動によって検
出されるから、データ対線の浮遊容量が等しくないこと
は誤動作の原因となる。
現することができる。このレイアウトの欠点は第２層多
結晶シリコンを形成する際にマスクずれがあるとデータ
対線間に浮遊容量の差が生しることである。例えば、デ
ータ対線Ｄ□、Ｄ□を構成する多結晶シリコン用のマス
クがずれると、データ線の一部を構成する拡散層の面積
がＤｌとＤ□とで等しくなくなるために、データ対線間
に浮遊容量の差が生じる。冒頭に述べた種類の半導体メ
モリにおいては、出力はデータ対線間の差動によって検
出されるから、データ対線の浮遊容量が等しくないこと
は誤動作の原因となる。
この欠点は本発明の第２の特徴によって解決される。
本発明によれば、第３図に示すように、データ対線を少
なくとも１回交叉させ、例えば同一直線」二にあるデー
タ線り。とデータ線５丁の長さを実質等しくしておけば
データ線り。とデータ線り、の浮遊容量は等しくなる。
なくとも１回交叉させ、例えば同一直線」二にあるデー
タ線り。とデータ線５丁の長さを実質等しくしておけば
データ線り。とデータ線り、の浮遊容量は等しくなる。
また、隣接する２本のデータ線を対線とするのではまく
、第４図に示すように、一本陣てた２本のデータ線を対
線とすることによっても第３図と同様な効果を得ること
ができる。図中、１２はメモリ・セルを、１３は差動増
幅器を示す。
、第４図に示すように、一本陣てた２本のデータ線を対
線とすることによっても第３図と同様な効果を得ること
ができる。図中、１２はメモリ・セルを、１３は差動増
幅器を示す。
以上説明した通り、本発明によれば高速で、しかもデー
タ対線の間に浮遊容量の差が実質上ない半導体メモリを
実現することができる。
タ対線の間に浮遊容量の差が実質上ない半導体メモリを
実現することができる。
第１図は本発明による２交点／ビットの１トランジスタ
・メモリ・セルから成る半導体メモリの基本的な構成を
示す平面図、第２図は第１図の装置をｎ−ｎ’線に沿っ
て切った断面図、第３図および第４図は本発明による半
導体メモリの二つの異なる実施゛の態様を示す回路図で
ある。 １・・ｐ型シリコン基板 ２・・フィールド酸化膜３・
・・薄いゲート酸化膜 ４・・・第１層多結晶シリコン ５・・・層間酸化膜 ６・・薄く酸化膜７・・・
第２層多結晶シリコン ８・・厚い拡散層 ９・・薄い拡散層ＯＳ１、Ｃ
ｓ□・・・蓄積用キャパシタＱ、、 Ｑ、・・トランス
ファＭＯＳトランジスタＷｏ−Ｗ、・ワード線 Ｄｏ、Ｄ、−Ｄ２、Ｄ 、 ＝−データ線１０．１１・
−・コンタクト孔 １２・・メモリ・セル１３・・・ダ
ミー・セル １４・・・差動増幅器代理人弁理士
中 村 純之助
・メモリ・セルから成る半導体メモリの基本的な構成を
示す平面図、第２図は第１図の装置をｎ−ｎ’線に沿っ
て切った断面図、第３図および第４図は本発明による半
導体メモリの二つの異なる実施゛の態様を示す回路図で
ある。 １・・ｐ型シリコン基板 ２・・フィールド酸化膜３・
・・薄いゲート酸化膜 ４・・・第１層多結晶シリコン ５・・・層間酸化膜 ６・・薄く酸化膜７・・・
第２層多結晶シリコン ８・・厚い拡散層 ９・・薄い拡散層ＯＳ１、Ｃ
ｓ□・・・蓄積用キャパシタＱ、、 Ｑ、・・トランス
ファＭＯＳトランジスタＷｏ−Ｗ、・ワード線 Ｄｏ、Ｄ、−Ｄ２、Ｄ 、 ＝−データ線１０．１１・
−・コンタクト孔 １２・・メモリ・セル１３・・・ダ
ミー・セル １４・・・差動増幅器代理人弁理士
中 村 純之助
Claims (1)
- 互に電気特性がほぼ等しく、かつ互に実質上平行に配置
されたデータ対線と、上記データ対線と直交するワード
線の交点のメモリ・セルを接続し、他方のデータ線とワ
ード線の交点にダミー・セルを接続し、選択されたメモ
リ・セルとダミー・セルからの出力信号を差動で検出す
る半導体メモリにおいて、上記ワード線が金属、上記デ
ータ線が多結晶シリコンあるいは他の金属で形成され、
かつ上記データ対線が少なくとも１回交叉していること
を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058181A JPS59188889A (ja) | 1984-03-28 | 1984-03-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058181A JPS59188889A (ja) | 1984-03-28 | 1984-03-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188889A true JPS59188889A (ja) | 1984-10-26 |
Family
ID=13076833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058181A Pending JPS59188889A (ja) | 1984-03-28 | 1984-03-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188889A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250589A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS51105730A (ja) * | 1975-03-14 | 1976-09-18 | Hitachi Ltd | |
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
-
1984
- 1984-03-28 JP JP59058181A patent/JPS59188889A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5174535A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS51105730A (ja) * | 1975-03-14 | 1976-09-18 | Hitachi Ltd | |
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250589A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
| JPH03283080A (ja) * | 1986-06-27 | 1991-12-13 | Texas Instr Inc <Ti> | ビット・ライン複数回交差の半導体メモリー |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
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