JPS62188261A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS62188261A JPS62188261A JP61007009A JP700986A JPS62188261A JP S62188261 A JPS62188261 A JP S62188261A JP 61007009 A JP61007009 A JP 61007009A JP 700986 A JP700986 A JP 700986A JP S62188261 A JPS62188261 A JP S62188261A
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- JP
- Japan
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- layer
- polycrystalline
- wiring
- word line
- wiring layer
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- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 47
- 238000000605 extraction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するもので、特にダイナミック
ランダム アクセス メモリ （ＤＲＡＭ）における
配線構造に関する。
ランダム アクセス メモリ （ＤＲＡＭ）における
配線構造に関する。
本発明は、ＤＲＡＭにおいて、ワード線を多結晶Ｓｔに
より形成し、このワード線に平行でかつ各メモリセルで
このワード線に接続された第１の低抵抗配線を設け、ビ
ット線を第２の低抵抗配線によって形成することにより
、ワード線抵抗の低減とビット線容量の低減を計ってメ
モリの高速動作を可能としたものである。
より形成し、このワード線に平行でかつ各メモリセルで
このワード線に接続された第１の低抵抗配線を設け、ビ
ット線を第２の低抵抗配線によって形成することにより
、ワード線抵抗の低減とビット線容量の低減を計ってメ
モリの高速動作を可能としたものである。
ＭＯＳダイナミックＲＡＭのメモリセルは、１容量、１
ＭＯ３）ランジスタで構成されている。
ＭＯ３）ランジスタで構成されている。
このＭＯＳ）ランジスタのゲートには、ドレイン、ソー
スがセルファラインで形成できると言う理由から、多結
晶Ｓｉが用いられている。しかしながら、多結晶Ｓｉは
抵抗が大きいので、多結晶Ｓｉをワード線に用いるとア
クセス時間が長くなると言う問題がある。これを解決す
るために、ワード線とビット線を多結晶Ｓｉにより形成
し、ワード線と平行にＭ線を走らせ、各メモリセルでＡ
Ｉ線とワード線を接続させたメモリ装置が提案されてい
る。（実願昭和６０−２０２４８号） 〔発明が解決しようとする問題点〕 Ｍ層は大きなグレインから成り立っているので、Ｍ配線
層を細くし過ぎるとＭ配線層はその機能を失ってしまう
。そのためＭ配線層には常に一定以上の幅が必要である
。ビット線を第１Ｍ配線層により形成しておいて、その
後に多結晶Ｓｉワード線と第２ＡＩＮのシャントを行う
場合には、太い第１Ｍ配線層がすでに存在していてシャ
ントの場所を確保することはむずかしい。
スがセルファラインで形成できると言う理由から、多結
晶Ｓｉが用いられている。しかしながら、多結晶Ｓｉは
抵抗が大きいので、多結晶Ｓｉをワード線に用いるとア
クセス時間が長くなると言う問題がある。これを解決す
るために、ワード線とビット線を多結晶Ｓｉにより形成
し、ワード線と平行にＭ線を走らせ、各メモリセルでＡ
Ｉ線とワード線を接続させたメモリ装置が提案されてい
る。（実願昭和６０−２０２４８号） 〔発明が解決しようとする問題点〕 Ｍ層は大きなグレインから成り立っているので、Ｍ配線
層を細くし過ぎるとＭ配線層はその機能を失ってしまう
。そのためＭ配線層には常に一定以上の幅が必要である
。ビット線を第１Ｍ配線層により形成しておいて、その
後に多結晶Ｓｉワード線と第２ＡＩＮのシャントを行う
場合には、太い第１Ｍ配線層がすでに存在していてシャ
ントの場所を確保することはむずかしい。
またビット線に第１Ａｆｆｉｌｌｉ！線層を用いた場合
、第１多結晶層と第１Ｍ配線層間、及び基板と第１Ｍ配
線層間の浮遊容量が大きいという問題点もある。
、第１多結晶層と第１Ｍ配線層間、及び基板と第１Ｍ配
線層間の浮遊容量が大きいという問題点もある。
従来第１Ｍ配線層をビット線に用いるとシャントをセル
ごとに行うスペースがなく、６４ビツトおきなどでワー
ド線のシャントを行わざるを得なかった。この為ある程
度以上ワード線の抵抗を下げることは困難であった。あ
まり少数ビットごとにシャントを行うとそのためのスペ
ースが不当に大きくなってしまうと言う問題もあった。
ごとに行うスペースがなく、６４ビツトおきなどでワー
ド線のシャントを行わざるを得なかった。この為ある程
度以上ワード線の抵抗を下げることは困難であった。あ
まり少数ビットごとにシャントを行うとそのためのスペ
ースが不当に大きくなってしまうと言う問題もあった。
一方ワード線をゲート部の多結晶Ｓｉ層とそれ以外のＭ
層に分ける方法もあるが、この方法には加工が非常に面
倒であると言う問題がある。
層に分ける方法もあるが、この方法には加工が非常に面
倒であると言う問題がある。
本発明に於いては、ＤＲＡＭにおいて、ワード線を多結
晶Ｓｔにより形成し、このワード線に並行でかつ各メモ
リセルでこのワード線に接続されたＭ等からなる第１の
低抵抗配線を設け、ビット線をＭ等の第２の低抵抗配線
によって形成することによって、前記問題点を解決した
。
晶Ｓｔにより形成し、このワード線に並行でかつ各メモ
リセルでこのワード線に接続されたＭ等からなる第１の
低抵抗配線を設け、ビット線をＭ等の第２の低抵抗配線
によって形成することによって、前記問題点を解決した
。
１）ＲＡＭに於ては、ワードライン２木に対してビット
ライン１本の割合で配線がなされるので、ワードライン
の方がその配線密度が高く、従ってより厳密な位置合わ
せの精度が要求される。一方ＡＩ層は割合大きなグレイ
ンからなっているので、Ａ１層の幅を狭くすると配線層
としての用をなさなくなる。従ってＡ１層によりビット
線を形成する際には、そのビット線の幅を広くとってお
かねばならない。そのため、第１ＡＩ配線層によりビッ
ト線を形成すると、幅の太いピッ）ｌに阻まれてその後
に多結晶Ｓｉのワード線とＡＩ線を各セル毎にシャント
することは困難になって来る。
ライン１本の割合で配線がなされるので、ワードライン
の方がその配線密度が高く、従ってより厳密な位置合わ
せの精度が要求される。一方ＡＩ層は割合大きなグレイ
ンからなっているので、Ａ１層の幅を狭くすると配線層
としての用をなさなくなる。従ってＡ１層によりビット
線を形成する際には、そのビット線の幅を広くとってお
かねばならない。そのため、第１ＡＩ配線層によりビッ
ト線を形成すると、幅の太いピッ）ｌに阻まれてその後
に多結晶Ｓｉのワード線とＡＩ線を各セル毎にシャント
することは困難になって来る。
そこで、本発明に於ては、位置精度の必要なワードライ
ンの配線と、シャント領域とビット線コンタクトの形成
を先に行って、各セル毎のワード線とＡＩ線のシャント
を可能とした配線構造を提供するものである。
ンの配線と、シャント領域とビット線コンタクトの形成
を先に行って、各セル毎のワード線とＡＩ線のシャント
を可能とした配線構造を提供するものである。
本発明のダイナミックランダム アクセス メモリの配
線構造を第１図Ａ、Ｂ、Ｃに分解して説明する。第１図
Ａの斜線部で示される部分４は第１多結晶Ｓｉ層で、キ
ャパシタのセルプレートを構成する。第１多結晶Ｓｉが
存在しない部分９はアクティブ領域で、トランスファ
ゲート トランジスタが形成される。第１図Ｂには第２
多結晶層と第１Ｍ層が示されている。斜線部５は第２多
結晶Ｓｉ層で、トランジスタのゲートにもなっているが
、各セルごとに巾の拡がったシャント領域１３を有して
いる。−大斜線部６は第１Ｍ配線層で、第２多結晶Ｓｉ
層５と平行して走っているが、シャン） ８１域１３”
の場所でシャント開口１２を介して第２多結晶Ｓｔ層５
に接続されている。また開口１４部分に、第１Ｍ配線層
によりビット線取り出し部１５が形成される。第１図Ｃ
には、第２Ｍ配線層８が斜線部で示されているが、これ
はビット線となる。黒く塗られた部分で第１ ＡＩ配線
層と第２Ｍ配線層が接続されている。
線構造を第１図Ａ、Ｂ、Ｃに分解して説明する。第１図
Ａの斜線部で示される部分４は第１多結晶Ｓｉ層で、キ
ャパシタのセルプレートを構成する。第１多結晶Ｓｉが
存在しない部分９はアクティブ領域で、トランスファ
ゲート トランジスタが形成される。第１図Ｂには第２
多結晶層と第１Ｍ層が示されている。斜線部５は第２多
結晶Ｓｉ層で、トランジスタのゲートにもなっているが
、各セルごとに巾の拡がったシャント領域１３を有して
いる。−大斜線部６は第１Ｍ配線層で、第２多結晶Ｓｉ
層５と平行して走っているが、シャン） ８１域１３”
の場所でシャント開口１２を介して第２多結晶Ｓｔ層５
に接続されている。また開口１４部分に、第１Ｍ配線層
によりビット線取り出し部１５が形成される。第１図Ｃ
には、第２Ｍ配線層８が斜線部で示されているが、これ
はビット線となる。黒く塗られた部分で第１ ＡＩ配線
層と第２Ｍ配線層が接続されている。
なお５ｉ０２層７内の点線で示される部分まで第２Ｍ配
線１ｉ８のコンタクト窓を開口すれば、第１Ｍ配線層に
よるビット線取り出し部１５は省くことができる。
線１ｉ８のコンタクト窓を開口すれば、第１Ｍ配線層に
よるビット線取り出し部１５は省くことができる。
本発明には次のような効果がある。
（ｉ）本発明に於いては、ゲートは多結晶Ｓｉで形成さ
れかつそのワードラインは第１Ｍ配線層により各セルご
とにシャントされているので、本発明に於いては、多結
晶Ｓｉによりセルファラインでトランジスタの各領域が
形成でき、しかもワードラインの抵抗をＭ線並に低くす
ることができると言う効果を有する。
れかつそのワードラインは第１Ｍ配線層により各セルご
とにシャントされているので、本発明に於いては、多結
晶Ｓｉによりセルファラインでトランジスタの各領域が
形成でき、しかもワードラインの抵抗をＭ線並に低くす
ることができると言う効果を有する。
さらにシャントを各セル毎にとっているにもかかわらず
、それに要する面積をそれ程必要としないと言う別の効
果もある。
、それに要する面積をそれ程必要としないと言う別の効
果もある。
（ｉｉ ）ビットラインと基板の間には、第１多結晶Ｓ
ｉ層−第２多結晶Ｓｔ層、第２多結晶Ｓｔ−第１Ｍ層−
第２Ｍ層の３層の層間絶縁膜が存在している為、ビット
ラインと第１多結晶Ｓｉ層及びビットラインと基板間の
容量を大幅に減少させる事ができる。
ｉ層−第２多結晶Ｓｔ層、第２多結晶Ｓｔ−第１Ｍ層−
第２Ｍ層の３層の層間絶縁膜が存在している為、ビット
ラインと第１多結晶Ｓｉ層及びビットラインと基板間の
容量を大幅に減少させる事ができる。
第１図Ａは本発明の半導体装置の第１多結晶Ｓｔ層を示
す。 第１図Ｂは本発明の半導体装置の第２多結晶Ｓｉと第１
Ｍ層を示す。 第１図Ｃは本発明の半導体装置の第２ Ａ１層を示す。 １・・・基板 ２・・・ＬＯＣＯ３酸化
膜３・・・キャパシタ酸化膜 ４・・・第１多結晶層
５・・・第２多結晶層 ６・・・第１ＡＺ層７・
・・５ｉＯｚ層 ８・・・第２Ｍ層９・・
・アクティブ領域 １０・・・ソース領域１１・・
・ドレイン領域 １２・・・シャント開口１３、
１３”・・・シャント領域 １４・・・ビット線取り出し口 １５・・・ビット線取り出し部
す。 第１図Ｂは本発明の半導体装置の第２多結晶Ｓｉと第１
Ｍ層を示す。 第１図Ｃは本発明の半導体装置の第２ Ａ１層を示す。 １・・・基板 ２・・・ＬＯＣＯ３酸化
膜３・・・キャパシタ酸化膜 ４・・・第１多結晶層
５・・・第２多結晶層 ６・・・第１ＡＺ層７・
・・５ｉＯｚ層 ８・・・第２Ｍ層９・・
・アクティブ領域 １０・・・ソース領域１１・・
・ドレイン領域 １２・・・シャント開口１３、
１３”・・・シャント領域 １４・・・ビット線取り出し口 １５・・・ビット線取り出し部
Claims (1)
- 【特許請求の範囲】 １容量、１トランジスタで構成されたメモリセルから
なるメモリ装置において、 ワード線が多結晶シリコンで形成されると共に、上記ワ
ード線に平行に配され、且つ上記メモリセル内で上記ワ
ード線に接続された第１の低抵抗配線が形成され、更に
ビット線が第２の低抵抗配線で形成されたことを特徴と
するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007009A JPS62188261A (ja) | 1986-01-16 | 1986-01-16 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007009A JPS62188261A (ja) | 1986-01-16 | 1986-01-16 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188261A true JPS62188261A (ja) | 1987-08-17 |
Family
ID=11654055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007009A Pending JPS62188261A (ja) | 1986-01-16 | 1986-01-16 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887800A2 (en) * | 1997-06-25 | 1998-12-30 | Honeywell Inc. | Power distribution system for semiconductor die |
| EP0905785A3 (en) * | 1997-09-29 | 2003-08-13 | Siemens Aktiengesellschaft | High density semiconductor memory |
-
1986
- 1986-01-16 JP JP61007009A patent/JPS62188261A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887800A2 (en) * | 1997-06-25 | 1998-12-30 | Honeywell Inc. | Power distribution system for semiconductor die |
| EP0887800A3 (en) * | 1997-06-25 | 1999-07-14 | Honeywell Inc. | Power distribution system for semiconductor die |
| EP0905785A3 (en) * | 1997-09-29 | 2003-08-13 | Siemens Aktiengesellschaft | High density semiconductor memory |
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