KR100733445B1 - 반도체메모리소자 - Google Patents

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Abstract

본 발명은 설계마진을 증대시킬 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 다수의 퓨즈가 배치된 퓨즈영역; 상기 퓨즈영역과 중첩되지 않도록 배치된 메탈라인; 및 상기 퓨즈영역의 하부에 라우팅되어 상기 메탈라인과 콘택구조로 접속된 하부 전도라인 - 셀영역의 하부전도구조와 동일한 레이어에 제공됨-을 구비하는 반도체메모리소자를 제공한다.
설계 마진, 레이아웃, 메탈라인, 퓨즈, 라우팅

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자 내 블록 배치도.
도 2는 도 1의 단위메모리셀영역 사이영역에 퓨즈가 배치되는 경우를 예시한 도면.
도 3은 본 발명의 일 실시예에 따른 반도체메모리소자의 블록 배치를 도시한 도면.
도 4는 도 3의 반도체메모리소자 내 각 단위메모리셀영역의 사이 영역에 배치된 라인을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
230, 250, 270, 290 : 하부 전도라인 영역
본 발명은 반도체 설계 기술에 관한 것으로, 특히 설계 마진을 증가시킬 수 있는 반도체메모리소자에 관한 것이다.
현재와 같이 반도체메모리소자의 소형화가 진행되는 추세에 의해, 소자의 적은 면적 내에 회로소자를 배치하기 위한 많은 노력이 있어왔다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 배치를 간략히 도시한 도면이다.
도면에 도시된 바와 같이, 종래기술에 따른 반도체메모리소자는 워드라인(WL)과 비트라인(BL)에 의해 액세스되며 데이터를 저장하는 복수의 단위메모리셀로 이뤄진 단위메모리셀영역(12, 14, 16, 18)과, 각 단위메모리셀영역(12, 14, 16, 18) 사이에 배치되어 단위메모리셀영역 내 불량이 발생한 워드라인 및 비트라인을 대체하기 위한 X 및 Y 퓨즈영역(32, 38, 34, 36)과, 단위메모리셀영역(12, 14, 16, 18) 사이에 위치하되, X 및 Y 퓨즈영역(32, 38, 34, 36)을 제외한 영역으로서 메탈라인의 라우팅을 위한 메탈라인 영역(22, 24, 26, 28)으로 이뤄진다.
도 2는 도 1의 단위메모리셀영역 사이영역에 퓨즈가 배치되는 경우를 예시한 도면이다.
도 2를 참조하면, 퓨즈(32a)는 양측단의 퓨즈-메탈 콘택(32b)을 통해 양측단에 위치하는 메탈라인(22a)에 연결된다.
따라서, 퓨즈(32a)의 연결이 끊어지면 양측단에 위치하는 메탈라인(22a)은 오프되며, 퓨즈(32a)의 연결이 끊어지지 않으면 양측단에 위치하는 메탈라인(22a)은 단락되게 된다.
즉, 양측단에 위치하는 메탈라인(22a)은 퓨즈의 연결이 끊어졌는지, 또는 끊 어지지 않았는지에 대한 정보를 제공하기 위한 것이다.
한편, 도 1및 도 2를 참조하면, 반도체메모리소자는 퓨즈영역(32, 34, 36, 38)의 상위로 메탈라인 라우팅 영역(22, 24, 26, 28)이 배치되지 않도록 구분하는데, 이는 공정 이후에 불량 셀이 발생하는 경우 이를 대체하기 위해서는 퓨즈의 연결을 끊어야 하기 때문이다.
따라서, 종래기술에 따른 반도체메모리소자는 퓨즈영역의 상위로 메탈라인 라우팅 영역을 배치하지 못했기 때문에, 메탈라인을 라우팅하기 위한 설계마진이 작아 설계하는데 어려움이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 설계마진을 증대시킬 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 다수의 퓨즈가 배치된 퓨즈영역; 상기 퓨즈영역과 중첩되지 않도록 배치된 메탈라인; 및 상기 퓨즈영역의 하부에 라우팅되어 상기 메탈라인과 콘택구조로 접속된 하부 전도라인 - 셀영역의 하부전도구조와 동일한 레이어에 제공됨-을 구비하는 반도체메모리소자.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체메모리소자의 블록 배치를 도시한 도면이다.
도면에 도시된 바와 같이, 반도체메모리소자는 워드라인(WL)과 비트라인(BL)에 의해 액세스되며 데이터를 저장하는 복수의 단위메모리셀로 이뤄진 단위메모리셀영역(120, 140, 160, 180)과, 각 단위메모리셀영역(120, 140, 160, 180) 사이에 배치되어 단위메모리셀영역(120, 140, 160, 180) 내 불량이 발생한 워드라인(WL) 및 비트라인(BL)을 대체하기 위한 X 및 Y 퓨즈영역(320, 340, 360, 380)과, 단위메모리셀영역 내에서 X 및 Y 퓨즈영역(320, 340, 360, 380)과 중첩되지 않도록 배치되며 메탈라인의 라우팅을 위한 메탈라인 영역(225, 245, 265, 285)과, X 및 Y 퓨즈영역(320, 340, 360, 380)의 하부에 라우팅되어 메탈라인과 콘택구조로 접속되는 하부 전도라인-셀영역의 하부전도구조와 동일한 레이어에 제공됨-의 라우팅을 위한 하부 전도라인 영역(230, 250, 270, 290)으로 이뤄진다.
그리고 하부 전도라인과 퓨즈는 전기적으로 절연된다.
도 4는 도 3의 반도체메모리소자 내 각 단위메모리셀영역의 사이 영역에 배치된 라인을 도시한 도면으로서, 하부 전도구조로 게이트 레이어를 예시한다.
도면에 도시된 바와 같이, 게이트 레이어(232)의 상부에는 퓨즈(322)가 배치된다.
그리고 게이트 레이어(232)는 게이트-비트라인 콘택(422)을 통해 비트라인 패드(420)에 접속되며, 비트라인 패드(420)는 비트라인-메탈 콘택(424)을 통해 메탈라인(225a)에 접속된다. 즉, 게이트 레이어(232)는 비트라인 패드(420)를 거쳐 메탈라인(225a)에 접속된다.
또한, 퓨즈(322)는 퓨즈-메탈 콘택(324)을 통해 양측단에 위치하는 메탈라인(225b)에 연결된다.
참고적으로, 게이트 레이어는 단위메모리셀영역 내 워드라인을 형성하는 공정과정 중 페리영역에 형성되는 레이어이므로, 게이트 레이어를 형성하기 위해 추가의 공정과정이 필요하지 않다.
또한, 하부 전도구조는 비트라인 레이어가 될 수도 있으며, 비트라인 레이어는 비트라인-메탈 콘택을 통해 메탈라인에 접속된다.
이와같이 형성된 하부 전도라인은 파워공급을 위한 라인, 또는 신호 라인 사이의 연결을 위한 라인으로 사용되므로, 퓨즈영역의 하부에도 전도라인의 라우팅이 가능하다.
그러므로, 전술한 전술한 본 발명에 따른 반도체메모리소자는 퓨즈와 절연되는 전도라인을 퓨즈영역의 하부에 배치하고, 퓨즈 하부에 형성된 레이어를 콘택구조를 통해 메탈라인에 접속시키므로서, 종래에는 전도라인의 라우팅이 가능하지 않았던 퓨즈영역에도 라우팅이 가능해지므로, 설계 마진이 증가하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 퓨즈와 절연되는 전도라인을 퓨즈영역의 하부에 배치하고, 이를 콘택구조를 통해 메탈라인에 접속시키므로서, 종래에는 전도라인의 라우팅이 가능하지 않았던 퓨즈영역에도 라우팅이 가능해지므로, 설계 마진이 증가하게 된다.

Claims (6)

  1. 다수의 퓨즈가 배치된 퓨즈영역;
    상기 퓨즈영역과 중첩되지 않도록 배치된 메탈라인; 및
    상기 퓨즈영역의 하부에 라우팅되어 상기 메탈라인과 콘택구조로 접속된 하부 전도라인 - 셀영역의 하부전도구조와 동일한 레이어에 제공됨-
    을 구비하는 반도체메모리소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부전도구조는 게이트 레이어이며, 상기 게이트 레이어는 게이트-비트라인 콘택과 비트라인-메탈콘택을 통해 상기 메탈라인에 접속되는 것을 특징으로 하는 반도체메모리소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 하부전도구조는 비트라인 레이어이며, 상기 비트라인 레이어는 비트라인-메탈콘택을 통해 상기 메탈라인에 접속되는 것을 특징으로 하는 반도체메모리소자.
  6. 제3항 또는 제5항에 있어서,
    상기 퓨즈는 페일이 발생한 단위메모리셀의 워드라인 또는 비트라인을 대체하기 위한 퓨즈인 것을 특징으로 하는 반도체메모리소자.
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