KR20110090580A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 비트라인콘택 및 저장노드콘택의 형성 시 공정 마진을 증가시키고 인접한 구성요소와의 전기적 격리를 통해 기생 캐패시턴스의 영향을 줄일 수 있는 반도체 기억 장치를 제공한다. 본 발명의 일 실시예에 따른 반도체 기억 장치는 활성영역 상의 땅콩 형상의 비트라인콘택 및 상기 활성영역 상의 네잎클로버 형상의 저장노드콘택을 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치가 안정적으로 동작하도록 하는 콘택과 콘택을 제조하는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다. 반도체 기억 장치는 트랜지스터, 캐패시터 등의 여러가지 구성요소들을 포함하고 있으며, 이러한 구성요소들은 콘택을 통해 서로 연결되어 전기적 신호를 서로 전달한다. 반도체 기억 장치는 소비전력을 낮추고 대용량의 데이터를 빠르게 읽고 쓸 수 있도록 개발되고 있다.
반도체 기억 장치의 집적도를 높이기 위해 디자인 규칙이 100nm 이하로 감소하면서, 반도체 기억 장치 내 구성요소들이 차지하는 단면적이 줄어들면서 어려가지 문제들이 발생한다. 예를 들면, 트랜지스터의 채널 길이가 짧아져 펀치스루 등과 같은 단채널 효과가 발생하고, 콘택을 형성할 때 정렬오차가 증가하여 접촉저항이 증가하는 등의 문제들이 발생한다. 또한, 인접한 구성요소들 사이 간격이 좁아지면서 전기적 절연이 어려워지고 기생 캐패시턴스 등에 의한 전기적 간섭이 증가하여, 반도체 기억 장치의 동작 안정성과 신뢰성이 낮아지는 결과가 야기된다.
특히, 반도체 기억 장치 내 다수의 단위셀이 밀집된 셀 영역의 경우 이웃한 구성요소 사이 간격이 매우 좁기 때문에 중첩마진(overlap margin)이 작아져, 저장노드콘택(Storage Node Contact, SNC)과 비트라인콘택(Bit Line Contact, BLC)을 게이트 패턴의 양측에 활성 영역과 연결하는 공정은 더욱 어려워졌다. 또한, 저장노드콘택(SNC)과 비트라인콘택(BLC) 사이의 간격도 좁아져, 공정상 오차가 발생할 경우 저장노드콘택(SNC)과 비트라인콘택(BLC)이 전기적으로 단락될 수 있는 가능성이 매우 높다. 저장노드콘택(SNC)과 비트라인콘택(BLC)이 전기적으로 단락되는 것을 방지하기 위해 저장노드콘택(SNC)과 비트라인콘택(BLC)의 측벽에 절연막을 두껍게 형성하여 공정 마진을 증가시킬 수 있다. 하지만, 저장노드콘택(SNC)과 비트라인콘택(BLC)의 측벽에 절연막을 두껍게 형성하는 경우, 저장노드콘택(SNC)과 비트라인콘택(BLC)이 활성 영역과 연결될 수 있는 중첩마진이 작아지는 단점이 발생한다.
도 1은 일반적인 반도체 기억 장치를 설명하기 위한 평면도이다. 특히, 반도체 기억 장치 내 단위셀은 6F2의 크기를 가지는 경우를 예로 들어 설명한다. 여기서, 'F'는 디자인 규칙 상 최소거리를 말한다.
도시된 바와 같이, 반도체 기억 장치는 섬 형태로 형성되어 사선 방향으로 정렬된 다수의 활성 영역(102), 다수의 활성 영역(102)과 교차하는 워드 라인(104), 워드 라인(104)과 교차하는 방향으로 다수의 활성 영역(102) 상에 형성되는 비트 라인(110), 활성 영역(102)과 비트 라인(110)을 연결하는 비트라인콘택(106) 및 비트 라인(110)과 전기적으로 절연되며 활성 영역(102) 상에 형성되는 저장노드콘택(108)을 포함한다.
6F2의 크기를 가지는 단위셀 구조에서 비트라인콘택(106) 및 저장노드콘택(108)은 활성 영역(102)과 전기적으로 연결되면서, 워드 라인(104)과는 전기적으로 단절되어야 한다. 또한, 비트라인콘택(106)은 비트 라인(110)과 연결되지만 저장노드콘택(108)은 비트 라인(110)과 전기적으로 격리되어야 한다. 공정 마진의 확보를 위해, 비트라인콘택(106)은 원형(circle type) 또는 계란형(oval type)의 타원 형태의 콘택홀을 형성 후 도전물질을 매립하여 형성하고 저장노드콘택(108)은 서로 교차하는 워드 라인(104)과 비트 라인(110)을 활용하여 자기정렬식각(self-align etch) 방법으로 영역을 확보한 후 도전물질을 매립하여 형성한다. 자기정렬식각을 통한 콘택 형성은 저장노드콘택(108)과 활성 영역(102)의 접촉면적을 최대로 할 수 있다는 장점이 있다.
도 2는 도 1에 도시된 반도체 기억 장치의 문제점을 설명하기 위한 평면도이다.
도시된 바와 같이, 비트라인콘택(106)의 형성시 원형(circle type) 또는 계란형(oval type)의 타원 형태의 콘택홀(202A)을 형성하는 경우, 이웃한 워드 라인(104) 사이의 활성 영역(102)을 모두 노출시키지 못하기 때문에 일부 영역(204)에는 비트라인콘택(106)이 형성되기 어렵다.
한편, 이웃한 워드 라인(104) 사이의 활성 영역(102)을 모두 노출시키기 위해 콘택홀(202B)의 크기를 키울 경우, 비트라인콘택(106)이 워드 라인(104) 및 저장노드콘택(108)이 형성되는 영역에까지 침범하게 되어 워드 라인(104)과의 전기적 단락과 같은 불량을 유발하거나 저장노드콘택(108)의 형성시 공정마진을 줄이는 악영향을 가져온다.
전술한 바와 같이, 반도체 기억 장치 내 비트라인콘택(106) 및 저장노드콘택(108)의 형성시, 정렬오차 및 공정마진의 부족으로 인해 인접한 구성요소와의 전기적 단락이 발생할 가능성이 높다. 또한, 이웃한 구성요소간 전기적 격리가 완전하지 않아 기생 캐패시턴스으로 인한 간섭으로 인해 반도체 기억 장치의 동작 안정성이 떨어지기 때문에 이러한 단점을 극복할 수 있는 반도체 기억 장치의 제조 방법이 요구된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 두 개의 작은 원형 패턴으로 비트라인콘택을 형성하고 'X' 형태의 패턴을 이용하여 저장노드콘택을 형성함으로써, 비트라인콘택 및 저장노드콘택의 공정 마진을 증가시키고 인접한 구성요소와의 전기적 격리를 통해 기생 캐패시턴스의 영향을 줄일 수 있는 반도체 기억 장치를 제공한다.
본 발명은 활성영역 상의 땅콩 형상의 비트라인콘택 및 상기 활성영역 상의 네잎클로버 형상의 저장노드콘택을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 비트라인콘택을 형성하는 노광공정은 이격거리가 디자인 규칙상 최소거리보다 짧은 두 개의 원형 패턴을 정의한 마스크를 이용하는 것을 특징으로 한다.
바람직하게는, 상기 저장노드콘택을 형성하는 노광공정은 선폭이 디자인 규칙상 최소 선폭보다 좁은 'X'자 형태의 패턴을 정의한 마스크를 이용하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기억 장치는 상기 비트라인콘택과 연결된 비트라인; 및 상기 활성영역 상에 상기 비트라인콘택 및 상기 저장노드콘택 사이에 형성되는 워드라인을 더 포함한다.
바람직하게는, 상기 저장노드콘택을 포함하는 단위셀의 크기는 6F2(F는 디자인 규칙상 최소 선폭)인 것을 특징으로 한다.
본 발명은 반도체 기억 장치 내 비트라인콘택과 저장노드콘택을 형성하는 과정에서 마스크에 정의된 패턴의 형태를 변경함으로써, 비트라인콘택과 저장노드콘택의 크기를 줄이지 않으면서도 인접한 구성요소와의 간섭을 피할 수 있고 활성 영역과의 중첩 마진을 증가시킬 수 있는 장점이 있다.
또한, 본 발명은 종래의 반도체 기억 장치의 제조 방법에서 마스크에 정의된 패턴의 형태만을 변경한 것으로 반도체 기억 장치의 제조 원가의 상승없이 반도체 기억 장치의 동작 안정성과 신뢰성을 높일 수 있다.
도 1은 일반적인 반도체 기억 장치를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 반도체 기억 장치의 문제점을 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도이다.
도 4는 도 3에 도시된 반도체 기억 장치를 제조하기 위한 마스크를 설명하기 위한 평면도이다.
본 발명은 반도체 기억 장치에 포함된 비트라인콘택과 저장노드콘택이 활성 영역과 접촉되는 면적이 늘어나도록 하면서 이웃한 구성요소들과의 효과적으로 전기적 격리 및 단절되도록 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도이다. 특히, 반도체 기억 장치 내 단위셀은 6F2의 크기를 가지는 경우를 예로 들어 설명한다. 여기서, 'F'는 디자인 규칙 상 최소거리를 말한다.
도시된 바와 같이, 반도체 기억 장치는 섬 형태로 형성되어 사선 방향으로 정렬된 다수의 활성 영역(302), 다수의 활성 영역(302)과 교차하는 워드 라인(304), 워드 라인(304)과 교차하는 방향으로 다수의 활성 영역(302) 상에 형성되는 비트 라인(310), 활성 영역(302)과 비트 라인(310)을 연결하는 비트라인콘택(306) 및 비트 라인(310)과 전기적으로 절연되며 활성 영역(302) 상에 형성되는 저장노드콘택(308)을 포함한다. 6F2의 크기를 가지는 단위셀 구조에서 비트라인콘택(306) 및 저장노드콘택(308)은 활성 영역(302)과 전기적으로 연결되면서, 워드 라인(304)과는 전기적으로 단절되어야 한다. 또한, 비트라인콘택(306)은 비트 라인(310)과 연결되지만 저장노드콘택(308)은 비트 라인(310)과 전기적으로 격리되어야 한다.
본 발명의 일 실시예에 따른 반도체 기억 장치의 제조 방법은 종래와 유사하다. 하지만 종래와 달리 공정 마진의 확보를 위해, 본 발명의 일 실시예에 따른 반도체 기억 장치에서는 비트라인콘택(306)은 원형(circle type) 또는 계란형(oval type)이 아닌 두 개의 작은 원형 패턴을 사용하여 구현한 땅콩(peanut) 형상으로 형성되고, 저장노드콘택(308)은 'X'자 패턴을 사용하여 네잎클로버(four-leaf clover) 형상으로 형성되는 것이 특징이다.
도 4는 도 3에 도시된 반도체 기억 장치를 제조하기 위한 마스크를 설명하기 위한 평면도이다.
(a)를 참조하면, 비트라인콘택(306)을 형성하기 위한 마스크에는 원형의 제 1 미세 패턴(402)이 정의되어 있다. 제 1 미세 패턴(402)은 디자인 규칙상 최소 간격과 동일한 직경을 가지는 것으로, 비트라인콘택(306)이 형성될 이웃한 워드 라인(304) 사이에 두 개씩 쌍을 이루어 정렬된다. 이때, 쌍을 이루는 두 개의 제 1 미세 패턴(402) 사이의 간격은 디자인 규칙상 최소 간격보다도 더 작기 때문에, 마스크를 이용하여 과도한 노광 및 식각 공정시 두 개의 제 1 미세 패턴(402)이 서로 독립적으로 형성되지 못하고 서로 연결되어 땅콩과 같은 형상으로 변형된다. 땅콩의 형태를 가지는 비트라인콘택(306)은 종래의 원형 또는 계란형의 형태에 비하여 이웃한 워드 라인(304) 사이의 활성 영역(302)과 접촉하는 면적이 더 넓어질 수 있다. 또한, 비트라인콘택(306)이 저장노드콘택(308)이 형성될 위치를 침범하지 않기 때문에, 저장노드콘택(308)의 형성시 중첩마진을 줄어드는 것을 방지할 수 있다.
(b)를 참조하면, 저장노드콘택(308)을 형성하기 위한 마스크에는 'X'자 형태의 제 2 미세 패턴(412)이 정의되어 있다. 제 2 미세 패턴(402)은 디자인 규칙상 최소 간격보다 더 좁은 선폭으로 정의되어 있어, 마스크를 이용하여 과도한 노광 및 식각 공정시 마스크에 정의된 'X'자 형상이 분명하게 형성되지 못하고 네잎클로버(four-leaf clover) 형상과 같이 변형된다. 네잎클로버 형상의 저장노드콘택(308)은 활성 영역(302)의 접촉면적을 줄이지 않으면서도 이웃한 저장노드콘택(308) 및 비트라인콘택(306)과의 최소 및 상대적 거리와 마주보는 면적을 줄여 전기적 절연을 강화할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 비트라인콘택과 저장노드콘택은 형성 과정에서 마스크에 정의된 패턴의 형태를 변경하는 것으로 비트라인콘택과 저장노드콘택의 접촉면적을 줄이지 않으면서도 인접한 구성요소와의 간섭을 피할 수 있고 활성 영역과의 중첩 마진을 증가시킬 수 있다. 이러한 비트라인콘택과 저장노드콘택은 반도체 기억 장치의 제조 원가의 상승없이 반도체 기억 장치의 동작 안정성과 신뢰성을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 활성영역 상의 땅콩 형상의 비트라인콘택; 및
    상기 활성영역 상의 네잎클로버 형상의 저장노드콘택
    을 포함하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 비트라인콘택을 형성하는 노광공정은 이격거리가 디자인 규칙상 최소거리보다 짧은 두 개의 원형 패턴을 정의한 마스크를 이용하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 저장노드콘택을 형성하는 노광공정은 선폭이 디자인 규칙상 최소 선폭보다 좁은 'X'자 형태의 패턴을 정의한 마스크를 이용하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 비트라인콘택과 연결된 비트라인; 및
    상기 활성영역 상에 상기 비트라인콘택 및 상기 저장노드콘택 사이에 형성되는 워드라인을 더 포함하는 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 저장노드콘택을 포함하는 단위셀의 크기는 6F2(F는 디자인 규칙상 최소 선폭)인 것을 특징으로 하는 반도체 기억 장치.
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* Cited by examiner, † Cited by third party
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