KR100945510B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100945510B1
KR100945510B1 KR1020080021597A KR20080021597A KR100945510B1 KR 100945510 B1 KR100945510 B1 KR 100945510B1 KR 1020080021597 A KR1020080021597 A KR 1020080021597A KR 20080021597 A KR20080021597 A KR 20080021597A KR 100945510 B1 KR100945510 B1 KR 100945510B1
Authority
KR
South Korea
Prior art keywords
cell region
dummy
main
region
contact hole
Prior art date
Application number
KR1020080021597A
Other languages
English (en)
Other versions
KR20090096182A (ko
Inventor
정태오
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080021597A priority Critical patent/KR100945510B1/ko
Publication of KR20090096182A publication Critical patent/KR20090096182A/ko
Application granted granted Critical
Publication of KR100945510B1 publication Critical patent/KR100945510B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 각각 다수의 활성 영역 및 비트라인 콘택 영역이 구비된 더미 셀 지역과 메인 셀 지역을 포함하는 반도체 기판; 상기 반도체 기판의 더미 셀 지역 및 메인 셀 지역에 각각 형성된 다수의 더미 게이트 및 메인 게이트; 상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트 및 메인 게이트 형성 부분 외의 활성 영역 부분에 형성된 랜딩 플러그; 상기 더미 셀 지역 및 메인 셀 지역의 게이트 및 랜딩 플러그 상에 형성되며, 상기 더미 셀 지역 및 메인 셀 지역의 상기 더미 게이트 및 메인 게이트와 랜딩 플러그 상에 형성되며, 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그를 노출시키는 콘택홀을 포함하는 제2절연막 및 상기 더미 셀 지역의 콘택홀 내에 형성된 차폐막을 포함한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 더미 셀 지역에서 더미 게이트와 비트라인 간에 발생하는 전기적인 연결을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적인 DRAM 반도체 소자는 메인 셀 지역에 형성되는 외각 메인 게이트 등을 보호하고 상기 게이트들을 균일하게 형성하기 위하여 반도체 소자의 제조 과정에서 라인 형태를 갖는 더미 게이트를 상기 메인 게이트의 외측으로 형성한다. 상기 더미 게이트는 2 ∼ 3개 정도로 형성되며, 상기 더미 게이트는 반도체 소자의 안정적인 동작을 확보하기 위하여 "VSS"로 바이어싱 된다.
한편, 최근에는 셀 지역의 크기가 작아지면서 더미 셀 지역에서 패터닝을 위한 자기정렬콘택(Self Aligh Contact : 이하 SAC) 불량이 다량 발생하고 있다. 특히, 반도체 소자에 삼차원 구조를 갖는 리세스된 게이트가 사용되면서, 더미 게이트와 메인 게이트 패턴 간의 오버랩(Overlap)이 충분하지 않아 SAC 불량이 다량 발생하고 있다.
자세하게, 반도체 소자의 더미 셀 영역에 형성되는 더미 게이트는 메인 셀 영역에 형성되는 메인 게이트보다 큰 크기로 제조되어 SAC 불량이 발생한다. 상기 SAC 불량은 더미 게이트 및 메인 게이트를 형성하기 위한 식각 공정시, 상기 더미 게이트 최외각의 외측 활성 영역 부분이 식각되는 불량을 유발하고, 상기 식각된 활성 영역 부분에 랜딩 플러그가 형성되어 상기 최외각에 배치되는 더미 게이트와 전기적으로 연결된다.
또한, 상기 더미 셀 영역에는 채널 형성을 위한 이온 주입 공정이 원활히 수행되지 못하여 누설 전류(Off leackage)가 발생한다. 이에 따라, 상기 SAC 불량에 의해 랜딩 플러그와 최외각 더미 게이트가 연결된 상태에서 상기 누설 전류가 발생하게 되면 비트라인을 통하여 전달되는 전기적인 신호가 비트라인 콘택 및 랜딩 플러그를 통하여 최외각 더미 게이트로 흐르게 된다.
따라서, 상기 비트라인을 통한 전기적인 신호의 전달히 제대로 이루어지지 못해 반도체 소자의 동작에 오류가 발생하게 된다.
본 발명은 더미 셀 지역에서 더미 게이트와 비트라인 간에 발생하는 전기적인 연결을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 각각 다수의 활성 영역 및 비트라인 콘택 영역이 구비된 더미 셀 지역과 메인 셀 지역을 포함하는 반도체 기판; 상기 반도체 기판의 더미 셀 지역 및 메인 셀 지역에 각각 형성된 다수의 더미 게이트 및 메인 게이트; 상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트 및 메인 게이트 형성 부분 외의 활성 영역 부분에 형성된 랜딩 플러그; 상기 더미 셀 지역 및 메인 셀 지역의 게이트 및 랜딩 플러그 상에 형성되며, 상기 더미 셀 지역 및 메인 셀 지역의 상기 더미 게이트 및 메인 게이트와 랜딩 플러그 상에 형성되며, 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그를 노출시키는 콘택홀을 포함하는 제2절연막 및 상기 더미 셀 지역의 콘택홀 내에 형성된 차폐막을 포함한다.
상기 더미 셀 지역의 콘택홀은 상기 메인 셀 지역의 콘택홀 보다 큰 직경을 갖는다.
상기 차폐막은 산화막 또는 질화막으로 이루어지거나 상기 산화막 및 질화막의 적층막으로 이루어진다.
상기 차폐막은 상기 콘택홀 내에 일부 깊이를 갖도록 형성된다.
상기 더미 셀 지역 및 메인 셀 지역의 콘택홀에 형성된 비트라인 콘택을 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 각각 다수의 활성 영역 및 비트라인 콘택 영역이 구비된 더미 셀 지역과 메인 셀 지역을 포함하는 반도체 기판의 상기 더미 셀 지역 및 메인 셀 지역에 각각 다수의 더미 게이트 및 메인 게이트를 형성하는 단계; 상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트 및 메인 게이트 형성 부분 외의 활성 영역 부분에 랜딩 플러그를 형성하는 단 계; 상기 더미 셀 지역 및 메인 셀 지역의 게이트 및 랜딩 플러그 상에 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그를 노출시키는 콘택홀을 포함하는 제2절연막을 형성하는 단계; 및 상기 더미 셀 지역의 콘택홀 내에 차폐막을 형성하는 단계를 포함한다.
상기 더미 셀 지역의 콘택홀은 상기 메인 셀 지역의 콘택홀 보다 큰 직경을 갖도록 형성한다.
상기 차폐막은 산화막 또는 질화막으로 형성하거나 상기 산화막 및 질화막의 적층막으로 형성한다.
상기 차폐막을 형성하는 단계는, 상기 메인 셀 지역의 콘택홀을 포함하는 상기 제2절연막 상에 상기 더미 셀 지역의 콘택홀이 노출되도록 마스크패턴을 형성하는 단계; 상기 노출된 메인 셀 지역의 콘택홀이 매립되도록 상기 마스크패턴 및 제2절연막 상에 차폐막을 형성하기 위한 절연막을 형성하는 단계; 상기 콘택홀 내에 상기 절연막이 일부 깊이로 잔류하도록 상기 절연막을 제거하는 단계; 및 상기 마스크패턴을 제거하는 단계를 포함한다.
상기 절연막을 제거하는 단계는 에치백 공정으로 수행한다.
상기 차폐막을 형성하는 단계 후, 상기 더미 셀 지역 및 메인 셀 지역의 콘택홀에 비트라인 콘택을 형성하는 단계를 더 포함한다.
본 발명은 더미 게이트가 형성되는 반도체 소자의 더미 영역에 구비되는 비트라인 콘택과 랜딩 플러그 사이에 차폐막을 형성하여 SAC 불량으로 랜딩 플러그와 전기적으로 연결되어 있는 최외각 더미 게이트로 상기 비트라인 콘택을 통한 전기적인 신호가 흐르는 것을 막아 반도체 소자의 오동작과 같은 불량 발생을 방지할 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 소자를 도시한 도면이다.
도시된 바와 같이, 소자분리막(102)에 의해 구획된 다수의 활성 영역(104)이 구비된 더미 셀 지역 및 메인 셀 지역을 포함하는 반도체 기판(100)의 상기 더미 셀 지역 및 메인 셀 지역에 하부가 리세스된 구조를 가지며 스페이서(107)가 형성된 다수의 더미 게이트(106)와 메인 게이트(108)가 각각 구비된다. 상기 메인 게이트(108)는 반도체 소자의 실제 동작에 관여하는 게이트이며, 상기 더미 게이트(106)는 "VSS"로 바이어싱 되고 상기 더미 셀 지역에 3개가 형성된다. 상기 더미 셀 지역 및 메인 셀 지역의 각 활성 영역(104)에는 상기 게이트(106, 108)가 각각 한쌍씩 형성되며, 상기 활성 영역(104)에 구비된 한쌍의 더미 게이트(106) 및 메인 게이트(108) 사이 부분은 비트라인 콘택 영역으로 정의된다.
상기 더미 셀 지역 및 메인 셀 지역에서의 상기 소자분리막(104) 상에는 상기 더미 게이트(106) 및 메인 게이트(108)와 대응하는 높이로 제1절연막(110)이 형성된다. 상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트(106) 및 상기 메인 게이트(108) 형성 부분 외의 상기 활성 영역(104) 부분에는 랜딩 플러그(112)가 형성된다.
상기 더미 셀 지역 및 메인 셀 지역의 상기 더미 게이트(106) 및 메인 게이트(108)와 랜딩 플러그(112) 상에는 층간절연막으로 역할하며, 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그(112)를 노출시키는 콘택홀(C1, C2)을 포함하는 제2절연막(114)이 형성된다. 상기 더미 셀 지역의 콘택홀(C1)은 상기 메인 셀 지역의 콘택홀(C2) 보다 큰 직경을 가지며, 이는, 상기 더미 셀 지역에 형성되는 더미 게이트(106)가 상기 메인 셀 지역에 형성되는 메인 게이트(108)보다 큰 크기 및 간격을 갖도록 형성되기 때문이다.
상기 더미 셀 지역의 콘택홀(C1)에는 제3절연막으로 이루어진 차폐막(120)이 형성된다. 상기 차폐막(120)은, 바람직하게, 상기 더미 셀 지역의 콘택홀(C1) 내에 일부 깊이를 갖도록 형성되며, 상기 차폐막(120)은 산화막 또는 질화막으로 이루어지거나 상기 산화막 및 질화막의 적층막으로 이루어진다.
상기 더미 셀 지역 및 메인 셀 지역의 콘택홀(C1, C2) 내에는 비트라인(124)과의 전기적인 연결을 위하여 비트라인 콘택이 형성된다.
상기 차폐막(120)은 더미 셀 지역의 콘택홀(C1) 내에 형성되는 상기 비트라인 콘택(122)과 그 하부에 형성되는 랜딩 플러그(112) 간의 전기적인 연결을 차폐하도록 역할한다.
자세하게, 반도체 소자의 고집적화에 따라 셀 지역의 크기가 작아지면서 반도체 소자에는 SAC 불량이 발생하고 있다. 상기 SAC 불량은 더미 게이트(106) 및 메인 게이트(108)를 형성하기 위한 식각 공정시, 상기 더미 게이트(106) 최외각의 외측 활성 영역(104) 부분이 식각되는 불량을 유발하고, 상기 식각된 활성 영역(104) 부분에 랜딩 플러그(112)가 형성되어 상기 최외각에 배치되는 더미 게이트(106)와 전기적으로 연결된다. 또한, 상기 더미 셀 영역에는 채널 형성을 위한 이온 주입 공정이 원활히 수행되지 못하여 누설 전류(Off leackage)가 발생한다.
이에 따라, 상기 차폐막(120)은 상기 랜딩 플러그(112)와 최외각 더미 게이트(106)가 전기적으로 연결되고 상기 누설 전류가 발생하게 된 상태에서 비트라인(124)의 전기적인 신호가 상기 더미 셀 영역의 랜딩 플러그(112)로 흐르지 못하도록 한다.
따라서, 상기 차폐막(120)은 상기 더미 셀 영역의 비트라인 콘택 영역에 형성되는 콘택홀(C1) 내에 형성되어 상기 비트라인 콘택(122)을 통하여 흐르는 전기적인 신호가 상기 랜딩 플러그(112)로 흐르기 못하게 하도록 역할하여 반도체 소자의 오동작을 방지한다.
한편, 본 발명에 따른 반도체 소자는 도 2a 내지 2h에 도시된 바와 같은 방법으로 형성한다.
도 2a 및 도 2b를 참조하면, 소자분리막(102)에 의해 구획되는 다수의 활성 영역(104)이 구비된 더미 셀 지역 및 메인 셀 지역을 갖는 반도체 기판(100)의 상기 더미 셀 지역 및 메인 셀 지역에 하부가 리세스된 구조를 가지며 스페이서(107)가 구비된 더미 게이트(106) 및 메인 게이트(108)를 각각 형성한다. 상기 더미 셀 지역은 반도체 소자의 제조 공정에서 메인 셀 지역에 형성되는 패턴들을 정확하게 디파인(Define)하기 위하여 형성한다. 상기 더미 게이트(106)는 반도체 소자의 제조 공정을 용이하게 수행하기 위하여 상기 메인 게이트(108)보다 넓은 넓이로 형성하며, 상기 최외각에 형성된 더미 게이트(106)의 측면 활성 영역(104)은 게이트를 형성하기 위한 식각 공정시 SAC 불량에 의해 손실된다.
도 2c 내지 도 2d를 참조하면, 상기 반도체 기판(100) 상에 더미 게이트(106) 및 메인 게이트(108)들의 측면을 감싸도록 제1절연막(110)을 형성한 후, 상기 랜딩 플러그 형성 영역, 즉, 상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트(106) 및 상기 메인 게이트(108) 형성 부분 외의 상기 활성 영역(104) 부분의 상기 제1절연막 부분을 제거한다.
그런 다음, 상기 제1절연막 부분이 제거된 랜딩 플러그 형성 영역에 폴리실리콘을 매립하여 랜딩 플러그(112)를 형성한다. 상기 랜딩 플러그(112)는 더미 게이트(106) 및 메인 게이트(108)를 형성하기 위한 식각 공정시 손실된 최외각 더미 게이트 측면의 활성 영역(104) 부분에도 형성되어 상기 최외각 더미 게이트(106)와 전기적으로 연결된다.
이어서, 상기 더미 셀 지역 및 메인 셀 지역의 더미 게이트(106) 및 메인 게이트(108) 및 랜딩 플러그(112) 상에 상기 더미 게이트(106)들 사이 부분 및 메인 게이트(108)들 사이 부분으로 각각 정의되는 비트라인 콘택 영역의 상기 랜딩 플러그(112)를 노출시키는 콘택홀(C1, C2)을 포함하며 층간절연막으로 역할하는 제2절연막(114)을 형성한다. 이때, 상기 더미 셀 지역에 형성되는 콘택홀(C1)은 상기 더미 셀 지역에 형성되는 더미 게이트(106)가 메인 셀 지역에 형성되는 메인 게이 트(108)보다 큰 크기 및 간격을 갖도록 형성되기 때문에 상기 메인 셀 지역에 형성되는 콘택홀(C2)보다 넓은 넓이를 갖도록 형성된다.
도 2e 내지 도 2f를 참조하면, 상기 메인 셀 지역의 콘택홀(C2)을 포함하는 상기 제2절연막(114) 상에 상기 더미 셀 지역의 콘택홀(C1)이 노출되도록 함과 아울러 상기 메인 셀 지역의 콘택홀(C1)이 가려지도록 마스크패턴(116)을 형성한다.
이어서, 상기 노출된 더미 셀 지역의 콘택홀(C1)이 매립되도록 제2절연막(114) 및 마스크패턴(116) 상에 차폐막을 형성하기 위한 제3절연막(118)을 형성한다. 상기 제3절연막(118)은 산화막 또는 질화막으로 형성하거나 상기 산화막 및 질화막의 적층막으로 형성한다.
도 2g 내지 도 2h를 참조하면, 상기 더미 셀 지역의 콘택홀(C1) 내에 상기 제3절연막이 일부 깊이로 잔류시킴과 아울러 상기 제2절연막(114) 및 마스크패턴 상의 상기 제3절연막을 제거하기 위하여 에치백 공정을 수행한다. 따라서, 상기 더미 셀 지역의 상기 콘택홀(C1) 내에는 일부 깊이를 갖는 차폐막(120)이 형성된다.
그런 다음, 상기 마스크패턴을 제거한 후, 상기 더미 셀 지역 및 메인 셀 지역의 콘택홀(C1, C2) 내부에 비트라인 콘택(122)을 형성하고, 상기 비트라인 콘택(122)과 연결되는 비트라인(124)을 형성하여 본 발명에 따른 반도체 소자의 제조를 완료한다.
이상에서와 같이, 본 발명은 더미 게이트가 형성되는 반도체 소자의 더미 영역에 구비되는 비트라인 콘택과 랜딩 플러그 사이에 차폐막을 형성하여 SAC 불량으로 랜딩 플러그와 전기적으로 연결되어 있는 최외각 더미 게이트로 상기 비트라인 콘택을 통한 전기적인 신호가 흐르는 것을 막아 반도체 소자의 오동작과 같은 불량 발생을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 소자를 도시한 도면.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.

Claims (11)

  1. 각각 다수의 활성 영역 및 비트라인 콘택 영역이 구비된 더미 셀 지역과 메인 셀 지역을 포함하는 반도체 기판;
    상기 반도체 기판의 더미 셀 지역 및 메인 셀 지역에 각각 형성된 다수의 더미 게이트 및 메인 게이트;
    상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트 및 메인 게이트 형성 부분 외의 활성 영역 부분에 형성된 랜딩 플러그;
    상기 더미 셀 지역 및 메인 셀 지역의 상기 더미 게이트 및 메인 게이트와 랜딩 플러그 상에 형성되며, 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그를 노출시키는 콘택홀을 포함하는 제2절연막; 및
    상기 더미 셀 지역의 콘택홀 내에 형성된 차폐막;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 더미 셀 지역의 콘택홀은 상기 메인 셀 지역의 콘택홀 보다 큰 직경을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 차폐막은 산화막 또는 질화막으로 이루어지거나 상기 산화막 및 질화막 의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 차폐막은 상기 콘택홀 내에 일부 깊이를 갖도록 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 더미 셀 지역 및 메인 셀 지역의 콘택홀에 형성된 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 각각 다수의 활성 영역 및 비트라인 콘택 영역이 구비된 더미 셀 지역과 메인 셀 지역을 포함하는 반도체 기판의 상기 더미 셀 지역 및 메인 셀 지역에 각각 다수의 더미 게이트 및 메인 게이트를 형성하는 단계;
    상기 더미 셀 지역 및 메인 셀 지역에서의 상기 더미 게이트 및 메인 게이트 형성 부분 외의 활성 영역 부분에 랜딩 플러그를 형성하는 단계;
    상기 더미 셀 지역 및 메인 셀 지역의 게이트 및 랜딩 플러그 상에 상기 더미 셀 지역 및 메인 셀 지역에서의 각 비트라인 콘택 영역의 상기 랜딩 플러그를 노출시키는 콘택홀을 포함하는 제2절연막을 형성하는 단계; 및
    상기 더미 셀 지역의 콘택홀 내에 차폐막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 더미 셀 지역의 콘택홀은 상기 메인 셀 지역의 콘택홀 보다 큰 직경을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 차폐막은 산화막 또는 질화막으로 형성하거나 상기 산화막 및 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 차폐막을 형성하는 단계는,
    상기 메인 셀 지역의 콘택홀을 포함하는 상기 제2절연막 상에 상기 더미 셀 지역의 콘택홀이 노출되도록 마스크패턴을 형성하는 단계;
    상기 노출된 메인 셀 지역의 콘택홀이 매립되도록 상기 마스크패턴 및 제2절연막 상에 차폐막을 형성하기 위한 절연막을 형성하는 단계;
    상기 콘택홀 내에 상기 절연막이 일부 깊이로 잔류하도록 상기 절연막을 제거하는 단계; 및
    상기 마스크패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연막을 제거하는 단계는 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 차폐막을 형성하는 단계 후, 상기 더미 셀 지역 및 메인 셀 지역의 콘택홀에 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080021597A 2008-03-07 2008-03-07 반도체 소자 및 그의 제조 방법 KR100945510B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080021597A KR100945510B1 (ko) 2008-03-07 2008-03-07 반도체 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080021597A KR100945510B1 (ko) 2008-03-07 2008-03-07 반도체 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090096182A KR20090096182A (ko) 2009-09-10
KR100945510B1 true KR100945510B1 (ko) 2010-03-09

Family

ID=41296418

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080021597A KR100945510B1 (ko) 2008-03-07 2008-03-07 반도체 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100945510B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264392B2 (en) 2019-06-21 2022-03-01 Samsung Electronics Co., Ltd. Semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177089A (ja) 1997-12-16 1999-07-02 Hitachi Ltd 半導体装置の製造方法
KR100419752B1 (ko) 1999-12-28 2004-02-21 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20050002503A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 더미셀에서의 더미 랜딩 플러그 형성 방법
KR20090026619A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177089A (ja) 1997-12-16 1999-07-02 Hitachi Ltd 半導体装置の製造方法
KR100419752B1 (ko) 1999-12-28 2004-02-21 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20050002503A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 더미셀에서의 더미 랜딩 플러그 형성 방법
KR20090026619A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264392B2 (en) 2019-06-21 2022-03-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11678478B2 (en) 2019-06-21 2023-06-13 Samsung Electronics Co., Ltd. Semiconductor devices
US11968824B2 (en) 2019-06-21 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor memory devices

Also Published As

Publication number Publication date
KR20090096182A (ko) 2009-09-10

Similar Documents

Publication Publication Date Title
KR100939775B1 (ko) 반도체 소자 및 그 제조방법
KR101077304B1 (ko) 반도체 소자의 제조 방법
KR100939110B1 (ko) 반도체 소자 및 그 제조 방법
KR100945510B1 (ko) 반도체 소자 및 그의 제조 방법
KR20110132753A (ko) 반도체 소자의 제조 방법
KR20120121723A (ko) 반도체 소자 및 그 형성 방법
KR20100111468A (ko) 반도체 소자의 제조방법
KR100905830B1 (ko) 반도체 소자 및 그의 제조 방법
KR100351915B1 (ko) 반도체 메모리 소자의 제조 방법
KR100973266B1 (ko) 반도체 소자의 제조방법
KR20090026619A (ko) 반도체 소자 및 그 제조방법
KR20090026620A (ko) 반도체 소자 및 그 제조방법
KR20080086692A (ko) 반도체 소자의 제조 방법
KR100583099B1 (ko) 반도체소자의 금속배선 형성방법
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
KR100713926B1 (ko) 반도체 소자의 제조방법
KR20100079916A (ko) 반도체 장치의 제조방법
KR100849818B1 (ko) 반도체 소자의 형성 방법
KR20100048762A (ko) 반도체 소자 및 그의 제조방법
KR20090093397A (ko) 반도체 소자 및 그의 제조방법
KR20080062011A (ko) 반도체 소자의 제조방법
KR20110076245A (ko) 반도체 소자의 제조 방법
KR20100030018A (ko) 반도체 장치 및 그 제조 방법
KR20110113371A (ko) 반도체 소자의 제조 방법
KR20060072982A (ko) 반도체 소자의 비트라인 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee