KR20050121589A - 반도체 메모리소자의 퓨즈 및 리페어 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 퓨즈 및 리페어 방법에 관한 것으로, 특히 본 발명의 퓨즈는 반도체 기판의 하부 구조물 상부에 형성된 다층 배선의 하부 도전막과, 하부 도전막에 일정 공간을 두고 수직으로 형성된 다층 배선의 상부 도전막과, 하부 도전막 및 상부 도전막 사이를 수직으로 연결하는 콘택 전극으로 이루어진 퓨즈를 포함함으로써 반도체 소자가 집적화될수록 레이저 빔 영역에 대해 안정적이게 퓨즈 길이 및 간격을 최대한 축소할 수 있다. 그러므로 본 발명은 집적화된 퓨즈의 콘택 전극 또는 상부 도전막을 레이저 빔으로 끊어버려 리페어 공정을 수행한다.
Description
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 반도체 메모리소자의 리페어 공정시 사용되는 퓨즈 및 그 방법에 관한 것이다.
가장 널리 사용되는 메모리 소자인 DRAM(Dynamic Random Access Memory)은 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 불량 메모리 셀들은 리페어(repair) 과정을 통해 칩 제조시에 미리 만들어둔 리던던시 셀들로 교체함으로써 실제 칩은 동작상에 아무런 영향이 없도록 하고 있으며, 이러한 방법을 이용함으로써 제조된 칩의 수율을 높이고 있다.
리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다. 이 프로그램의 방식 중 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데 이렇게 레이저에 의해 끊어지는 배선을 퓨즈라고 하고 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈박스라 한다.
대개 퓨즈는 추가적인 공정으로 형성하는 것이 아니고 제1폴리실리콘층의 워드라인 또는 제2폴리실리콘층의 비트 라인 형성시 함께 폴리실리콘층으로 형성한다. 최근에는 반도체 메모리소자의 집적도 및 속도가 증가하면서 퓨즈 물질을 폴리실리콘층 대신에 금속 물질로 대체하고 있다.
도 1은 종래 기술에 의한 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도이다. 도 1을 참조하면, 종래 기술에 의한 퓨즈(12)는 앞서 설명한 바와 같이 워드 라인, 비트 라인, 또는 금속 배선 공정시 단일층의 도전 라인(폴리실리콘, 금속)으로 형성된다. 이때, 퓨즈(12)의 폭이 0.8㎛일 경우 레이저 빔을 이용한 퓨즈의 리페어 공정시 안정성을 확보하기 위하여 퓨즈(12)와 퓨즈 사이의 간격을 약 2배, 1.6㎛로 한다.
그런데 종래와 같은 반도체 메모리소자의 퓨즈는 반도체 기판 상에 단일 도전 라인이 수평으로 배치되어 있기 때문에 반도체 메모리 소자가 집적화될수록 퓨즈 간격또한 축소되어야만 한다.
그러나, 퓨즈 간격이 축소되면 레이저 빔의 조사 영역또한 작아지기 때문에 리페어 대상이 아닌 원하지 않는 퓨즈또한 레이저 빔으로 끊어버리게 되는 문제가 발생하고, 사실상 퓨즈간격의 축소가 어려워 디바이스 집적도 향상에 bottle neck이 되어왔다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 소자의 다층 배선 제조 공정시 하부 배선과 상부 배선을 수직으로 연결하는 콘택 전극을 퓨즈 본체로 형성함으로써 반도체 소자가 집적화될수록 레이저 빔 영역에 대해 안정적이게 퓨즈 간격을 최대한 축소할 수 있는 반도체 메모리소자의 퓨즈 및 리페어 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 하부 구조물 상부에 형성된 다층 배선의 하부 도전막과, 하부 도전막에 일정 공간을 두고 수직으로 형성된 다층 배선의 상부 도전막과, 하부 도전막 및 상부 도전막 사이를 수직으로 연결하는 콘택 전극으로 이루어진 퓨즈를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 리페어 방법은 반도체 기판의 하부 구조물 상부에 형성된 다층 배선의 하부 도전막과, 하부 도전막에 일정 공간을 두고 수직으로 형성된 다층 배선의 상부 도전막과, 하부 도전막 및 상부 도전막 사이를 수직으로 연결하는 콘택 전극으로 이루어진 퓨즈에 있어서, 퓨즈의 콘택 전극을 레이저 빔으로 끊어버리는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명의 제 1실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도이다.
도 2를 참조하면, 반도체 기판의 하부 구조물(100)인 층간 절연막 상부에 다층 배선의 하부 도전막(금속막)(102)이 형성되어 있으며 그 위에 일정 공간을 두고 수직으로 상부 도전막(금속막)(106)이 형성되어 있다. 그리고 하부 도전막(102)과 상부 도전막(106) 사이를 수직으로 연결하는 콘택 전극(104)이 형성되어 있는데, 본 발명의 퓨즈는 하부 도전막(102) 및 상부 도전막(106) 사이를 수직으로 연결하는 콘택 전극(104)을 본체로 사용한다.
본 발명의 제 1실시예에서는 리페어 공정시 레이저 빔의 조사 공간을 마련하기 위하여 상부 도전막(106)을 '－'자 형태로, 그리고 하부 도전막(102)을 'ㄴ' 또는 '90°회전한 ㄴ'자 형태로 설계한다. 이와 같이 하부 도전막(102)을 '－'자 형태로 하지 않고 'ㄴ' 또는 '90°회전한 ㄴ'자 형태로 하는 이유는 리페어 공정의 레이저 빔에 의해 하부 도전막(102)이 끊어지지 않도록 퓨즈(104)인 콘택 전극과 일정 공간을 남겨놓도록 하기 위함이다.
또한 본 발명의 제 1실시예에서는 퓨즈(104)를 2열로 좌우에 비대칭적으로 배열하여 리페어 공정시 레이저 빔의 공간을 충분하게 한다.
그러므로 본 발명은 반도체 메모리소자 또는 리페어 퓨즈를 사용하는 반도체 소자에 보다 높은 집적도를 갖는 수직 콘택 전극 구조의 퓨즈(104)를 구성할 수 있다. 즉, 반도체 소자의 고집적화로 전체 소자의 크기가 축소될 경우 퓨즈 또는 퓨즈 박스의 레이아웃또한 축소되어야 하는데, 본 발명은 수직 콘택 전극의 구조를 갖는 퓨즈(104)에 의해 퓨즈 크기의 크게 축소할 수 있다. 이에 따라 본 발명은 퓨즈(104) 레이아웃의 안정성을 확보하면서도 보다 작은 면적에 퓨즈(104) 또는 이를 포함한 퓨즈 박스를 집적화할 수 있기 때문에 반도체 소자의 생산성을 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 제 2실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도들이다. 본 발명의 제 2실시예에서는 퓨즈(104)를 2열로 좌우 대칭적으로 배열한다.
도 3a를 참조하면, 본 발명의 제 2실시예에 따른 퓨즈(104)에 연결된 하부 도전막(102a)은 ' 90°회전한 ㄱ'자 형태 또는 '90°회전한 ㄴ'자 형태를 갖는다. 그리고 도 3b를 참조하면, 본 발명의 제 2실시예의 퓨즈(104)는 상부 도전막(106) 상부에 콘택 전극(미도시됨)을 통해 연결된 금속 패드(108)를 추가 형성할 수 있다. 이때 금속 패드(108)는 퓨즈(104)인 콘택 전극보다 좀더 큰 크기를 갖는다.
한편 본 발명은 퓨즈(104)의 콘택 전극에 각각 연결된 하부 도전막(102a)과 상부 도전막(106)이 오버랩되지 않는 형태를 갖도록 하였지만 이들 도전막(102a, 106)이 '－'자 등의 형태로 서로 오버랩될 수도 있다.
도 4a 및 도 4b는 본 발명의 제 3실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도들이다.
도 4a를 참조하면, 본 발명의 제 3실시예는 제 1실시예의 구조에서 퓨즈(104)를 2열로 좌우 대칭적으로 배열한 것이다. 그리고 도 4b를 참조하면, 본 발명의 제 3실시예는 좌우 대칭적으로 배열된 퓨즈(104) 구조에서 상부 도전막(106) 상부에 콘택 전극(미도시됨)을 통해 연결된 금속 패드(108)를 추가 형성할 수 있다.
도 3b 및 도 4b에 도시된 본 발명의 실시예들에서는 퓨즈(104)인 콘택 전극의 사이즈가 작아 육안으로 확인이 어려울 경우 금속 패드(108)를 추가 형성함으로써 리페어 공정시 금속 패드(108)를 찾아 퓨즈(104)의 육안 식별이 잘되게 하기 위함이다.
도 5a 및 도 5b는 본 발명의 제 4실시예에 따른 반도체 메모리소자의 퓨즈 및 콘택 전극을 나타낸 레이아웃도들이다.
도 5a를 참조하면, 본 발명의 제 4실시예는 제 3실시예에서 좌우으로 배열된 퓨즈(104)들 사이의 공간에 별도로 분리된 콘택 전극(110)들을 추가한 것이다. 이때 콘택 전극(110)은 퓨즈(104)로 사용된 콘택 전극과 동일한 크기나 비슷한 크기로 형성된다. 그리고 도 5b를 참조하면, 본 발명의 제 4실시예는 좌우로 배열된 퓨즈(104) 사이의 공간에 적어도 2개 이상의 퓨즈(104) 크기를 갖는 콘택 전극(110a)을 형성한다.
그러므로 본 발명의 제 4실시예에서는 좌우로 배열된 퓨즈(104)의 공간에 서로 분리된 콘택 전극(110) 또는 하나의 큰 콘택 전극(110a)을 추가함으로써 인접된 퓨즈(104) 침식이 다른 배열의 퓨즈에 영향을 미치지 않도록 한다.
도 6은 본 발명에 따른 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명은 리페어 공정시 하부 도전막(102) 및 상부 도전막(106) 사이를 수직으로 연결하는 콘택 전극의 퓨즈(104)를 레이저 빔으로 끊어버린다. 이때, 레이저 빔에 의해 끊어지는 부분(120)은 퓨즈(104)의 콘택 전극 부분 또는 상부 도전막(106)이 된다.
도 7은 본 발명에 따라 패드가 추가된 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 다른 리페어 공정은 퓨즈(104)의 육안 식별이 잘되게 하기 위해 추가된 금속 패드(108)를 갖는 퓨즈(104)에 있어서, 리페어 대상의 퓨즈(104)의 콘택 전극 부분 및 상부 도전막(106)을 도면 부호 120과 같이 레이저 빔으로 끊어버린다.
도 8은 본 발명에 따라 별도의 콘택 전극이 추가된 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 또 다른 리페어 공정은 퓨즈들 사이의 공간에 추가된 콘택 전극(110, 110a)을 갖는 퓨즈(104)에 있어서, 리페어 대상의 퓨즈(104)의 콘택 전극 부분 및 상부 도전막(106)을 도면 부호 120과 같이 레이저 빔으로 끊어버린다. 이때 퓨즈 사이의 공간에 추가된 콘택 전극(110, 110a)은 레이저 빔에 의해 끊어지지 않도록 주의한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 다층 배선 제조 공정시 하부 배선과 상부 배선을 수직으로 연결하는 콘택 전극을 퓨즈 본체로 형성함으로써 반도체 소자가 집적화될수록 레이저 빔 영역에 대해 안정적이게 퓨즈 길이 및 퓨즈 사이의 간격을 최대한 축소할 수 있다.
또한 본 발명은 레이저빔 리페어 공정에서 하부 도전막이 침식되더라도 회로동작에 영향을 미치지 않기 때문에 안정된 리페어공정을 구현한다.
도 1은 종래 기술에 의한 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도,
도 2는 본 발명의 제 1실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도,
도 3a 및 도 3b는 본 발명의 제 2실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도들,
도 4a 및 도 4b는 본 발명의 제 3실시예에 따른 반도체 메모리소자의 퓨즈를 나타낸 레이아웃도들,
도 5a 및 도 5b는 본 발명의 제 4실시예에 따른 반도체 메모리소자의 퓨즈 및 콘택 전극을 나타낸 레이아웃도들,
도 6은 본 발명에 따른 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면,
도 7은 본 발명에 따라 패드가 추가된 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면,
도 8은 본 발명에 따라 별도의 콘택 전극이 추가된 퓨즈를 레이저 빔으로 끊어버리는 리페어 공정을 설명하기 위한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 하부 구조물
102 : 하부 도전막 104 : 퓨즈
106 : 상부 도전막 108 : 금속 패드
110, 110a : 콘택 전극 120 : 레이저 빔의 퓨즈를 끊어버리는 부분
Claims (13)
- 반도체 기판의 하부 구조물 상부에 형성된 다층 배선의 하부 도전막;상기 하부 도전막에 일정 공간을 두고 수직으로 형성된 다층 배선의 상부 도전막; 및상기 하부 도전막 및 상부 도전막 사이를 수직으로 연결하는 콘택 전극으로 이루어진 퓨즈를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 1 항에 있어서, 상기 하부 도전막은 상기 상부 도전막에 대해 오버랩되는 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자의 퓨즈.
- 제 1 항에 있어서, 상기 하부 도전막은 상기 상부 도전막에 대해 오버랩되지 않는 형태를 갖는 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 3 항에 있어서, 상기 상부 도전막은 '－'자 형태, 그리고 하부 도전막은 'ㄴ' 또는 '90°회전한 ㄴ'자 형태인 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 3 항에 있어서, 상기 상부 도전막은 '－'자 형태, 그리고 하부 도전막은 ' 90°회전한 ㄱ'자 형태 또는 '90°회전한 ㄴ'자 형태인 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 3 항에 있어서, 상기 상부 도전막 상부에 콘택 전극을 통해 수직으로 연결된 금속 패드를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 6 항에 있어서, 상기 금속 패드는 상기 콘택 전극, 또는 퓨즈의 콘택 전극보다 큰 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 1 항에 있어서, 상기 하부 도전막, 퓨즈의 콘택 전극 및 상부 도전막으로 이루어진 퓨즈 장치를 다수개의 배열로 좌우 비대칭적으로 배치한 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 1 항에 있어서, 상기 하부 도전막, 퓨즈의 콘택 전극 및 상부 도전막으로 이루어진 퓨즈 장치를 다수개의 배열로 좌우 대칭적으로 배치한 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 제 8 항 또는 제 9 항에 있어서, 상기 다수개의 배열로 배치된 퓨즈 장치의 공간에 서로 분리된 다수개의 콘택 전극 또는 하나의 큰 콘택 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 퓨즈.
- 반도체 기판의 하부 구조물 상부에 형성된 다층 배선의 하부 도전막과, 상기 하부 도전막에 일정 공간을 두고 수직으로 형성된 다층 배선의 상부 도전막과, 상기 하부 도전막 및 상부 도전막 사이를 수직으로 연결하는 콘택 전극으로 이루어진 퓨즈에 있어서,상기 퓨즈의 콘택 전극을 레이저 빔으로 끊어버리는 것을 특징으로 하는 반도체 메모리소자의 퓨즈 리페어 방법.
- 제 11 항에 있어서, 상기 레이저 빔으로 상기 상부 도전막을 끊어버리는 것을 특징으로 하는 반도체 메모리소자의 퓨즈 리페어 방법.
- 제 11 항에 있어서, 상기 상부 도전막 상부에 상기 퓨즈의 콘택 전극을 통해 수직으로 연결된 금속 패드를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 퓨즈 리페어 방법.
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