KR100570066B1 - 퓨즈회로부의 면적이 감소된 반도체 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로 반도체 메모리 장치의 퓨즈영역의 회로면적을 크게 줄일 수 있으며, 보다 안정적으로 퓨즈박스를 제조할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 에러셀에 대응하여 입력되는 어드레스의 경로를 대체된 예비셀로 치환하기 위해, 2열로 배치되며, 바깥 일측단으로 대응하는 어드레스 신호를 각각 입력받는 다수의 어드레스용 퓨즈; 및 상기 2열로 배치된 다수의 어드레스용 퓨즈가 서로 마주보는 안쪽 일측단에 리페어용 감지신호를 공통으로 제공하기 위한 신호공급부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 퓨즈, 리페어, 플레이트 전극막, 콘택플러그.

Description

퓨즈회로부의 면적이 감소된 반도체 메모리 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING AREA OF FUSE CIRCUIT AND METHOD FOR FABRICATING THE SAME}
도1은 통상적인 반도체 메모리 장치의 단면도.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도.
도3은 도2에 도시된 반도체 메모리 장치의 평면도.
도4는 종래기술에 의한 반도체 메모리 장치의 퓨즈 부분을 나타내는 회로도.
도5는 본 발명에 바람직한 실시예에 의한 반도체 메모리 장치의 퓨즈 부분을 나타내는 회로도.
도6은 도5에 도시된 반도체 메모리 장치의 공정평면도.
도7은 도5에 도시된 반도체 메모리 장치의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
59 : 퓨즈
52,57,58,61,64 :층간절연막
60, 62, 66 : 퓨즈용 콘택
63 : 금속배선
66 : 퓨즈박스
65 : 페시베이션막
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시에 레이저가 조사되어 블로잉되는 퓨즈 회로부에 관한 것이다.
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1에 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다. 여기서 티타늄막(24)는 다른 금속으로 형성될 수도 있다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨 즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 메모리 장치의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.
도2는 종래기술에 의한 반도체 메모리 장치의 단면도로서, 특히 퓨즈가 형성된 영역을 보다 자세히 나타낸 도면이다. 참고적으로 도1과 같은 역할을 하는 층은 같은 도면부호를 사용하였다.
도2를 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 소자분리막(11)이 형성된 기판(10)상에 게이트 패턴(14)가 형성되어 있으며, 그 상부에 층간절연막(12')이 형성되어 있다.
또한, 그 상부에는 비트라인용 패턴으로 형성된 금속완충막(16')과 콘택(32)이 형성되어 있으며, 그 상부에 퓨즈(30)가 형성되어 있다. 이 때 퓨즈(30)은 도1에서의 퓨즈(23',24')와 같이 셀영역의 캐패시터의 전극막인 플레이트 전극용 도전막을 이용하여 형성하게 된다.
또한, 퓨즈의 상부에 다수의 층간절연막(31,34,37)과 금속배선(36,33) 및 콘택(39,35)이 적층되어 형성되어 있다. 최종적으로 페시베이션막(38)이 형성되어 있다.
전술한 바와 같이, 퓨즈의 상단에는 리페어 공정시에 레이저를 조사할 퓨즈박스(26)가 형성되는데, 퓨즈박스(26)는 퓨즈의 상단에 일정한 두께의 절연막만을 남기고 나머지 절연막을 제거한 영역을 말한다.
도3은 도2에 도시된 반도체 메모리 장치의 평면도이다.
도3을 참조하여 살펴보면, 퓨즈박스 영역을 관통하여 퓨즈(30)가 배치되며, 각 퓨즈의 양단으로 콘택(39)과 금속배선(33)이 연결된다.
도3의 블로잉영역(Blowing)은 리페어 공정시 레이저가 조사되어 퓨즈가 끊어지는 부분을 나타내는 것이며, 도4는 종래기술에 의한 반도체 메모리 장치의 퓨즈 부분을 나타내는 회로도이다.
먼저 도4를 참조하여 살펴보면, 반도체 메모리 장치의 퓨즈회로부는 다수의 퓨즈를 병렬로 구비하고 있는데, 각각의 퓨즈의 일측은 전원전압을 제공받고, 타측은 리페어용 모스트랜지스터와 연결되어 있다. 리페어용 모스트랜지스터는 각각의 게이트로 어드레스 신호(A<0> ~ A<5>)를 입력받아 타측으로 연결된 접지전압을 퓨 즈로 제공한다. 또한, 퓨즈의 일측에 전해지는 전원전압은 제어신호에 응답하여 전원전압을 선택적으로 전달하는 모스트랜지스터에 의해 전달이 된다.
퓨즈회로부에 배치되는 퓨즈는 리페어된 어드레스에 의해 선택적으로 블로잉되면, 선택적으로 블로잉된 상태에서 리페어된 어드레스가 입력되면 리페어 감지신호(comp)가 활성화된 상태로 출력된다.
한편, 반도체 메모리 장치를 제조하는 데 있어서, 전통적으로는 퓨즈는 셀영역의 비트라인이나 워드라인용 도전막을 사용하여 제조하였다.
그러나, 반도체 장치가 고집적화되면서 비트라인 또는 워드라인의 상단에 많은 막들이 형성이 되어, 퓨즈로 사용된 도전막의 상단부분을 일정두께만 남기고 제거하는 퓨즈박스를 안정적으로 제조하기가 매우 힘들어졌다.
이를 해결하기 위해 도3에 도시된 바와 같이, 최근에는 비트라인이나 워드라인보다는 상단에 형성되는 캐패시터의 플레이트용 도전막으로 퓨즈를 제조하고 있다.
그러나, 반도체 메모리 장치가 점점더 고집적화 되면서 다수의 금속배선을 사용하게 되고, 그로 인해 캐패시터의 전극막위로 많은 막들이 형성이 되어, 퓨즈로 사용된 캐패시터의 플레이트용 도전막 상단에 일정두께의 절연막만을 남기고 나머지 절연막을 모두 제거하는 퓨즈박스를 안정적으로 형성하는 것이 점점 더 힘들어 지고 있다.(도2의 Y 참조)
또한, 반도체 메모리 장치가 고집적화되면서 퓨즈의 크기도 점점 줄어들고 있으나, 레이저를 조사하여 선택된 퓨즈를 신뢰성있게 블로잉시키기 위해서는 퓨즈 와 퓨즈의 간격과 퓨즈의 크기를 줄이는데 한계가 있다.
따라서 반도체 메모리 장치의 다른 모든 회로는 줄어들게 되는데, 퓨즈가 형성된 영역은 줄어들지 못해서 반도체 메모리 장치의 회로에 퓨즈영역이 상대적으로 매우 큰 면적을 차지하고 있다.
퓨즈 영역이 큰 면적을 차지하고 있기 때문에 반도체 메모리 장치의 크기를 줄이는데 한계가 있고, 그로 인해 넷다이(Net Die)의 수를 증가시키는 데 큰 걸림돌이 된다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로 반도체 메모리 장치의 퓨즈영역의 회로면적을 크게 줄일 수 있으며, 보다 안정적으로 퓨즈박스를 제조할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 에러셀에 대응하여 입력되는 어드레스의 경로를 대체된 예비셀로 치환하기 위해, 2열로 배치되며, 바깥 일측단으로 대응하는 어드레스 신호를 각각 입력받는 다수의 어드레스용 퓨즈; 및 상기 2열로 배치된 다수의 어드레스용 퓨즈가 서로 마주보는 안쪽 일측단에 리페어용 감지신호를 공통으로 제공하기 위한 신호공급부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 기판에 형성된 제1 절연막상에 퓨즈박스가 형성될 영역의 가운데 영역에 X축방향으로 얼라인되도록 도전막을 형성하는 단계; 상기 도전막을 덮을 수 있도록 제2 절연막을 형성하는 단계; 상기 제2 절연막상에 상기 퓨즈박스가 형성될 영역의 Y축방향으로 형성시키되, 상기 도전막의 상부영역을 기준으로 2열로 다수의 퓨즈를 형성시키는 단계; 및각각 상기 도전막과 접하도록 상기 제2 절연막을 관통하는 다수의 콘택플러그를 얼라인시켜 형성시키되, 각각의 콘택플러그는 제1열과 제2열에 배치된 이웃한 2개의 퓨즈 일측단에 동시에 접하도록 형성시키는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명에 바람직한 실시예에 의한 반도체 메모리 장치의 퓨즈 부분을 나타내는 회로도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 퓨즈박스에 배체되는 어드레스용 퓨즈가 2열로 배치된다는 것이다.
모스트랜지스터(MP1)를 통해 2열로 배치된 퓨즈의 일측단에 전원전압을 공급하게 되며, 2열로 배치된 어드레스용 퓨즈(f1 ~ f6)의 일측단은 각각 리페어용 모스트랜지스터(MN0 ~ MN6)의 일측단과 연결이 되고, 타측단은 모스트랜지스터(MP1)를 통해 공통으로 전원전압을 공급받게 된다.
각 리페어용 모스트랜지스터(MN0 ~ MN6)는 게이트로 각각 대응하는 어드레스 신호(A<0>, A<1>,...)를 입력받아 일측으로 제공되는 접지전압을 공급하게 된다.
따라서 2렬로 배치된 퓨즈중 제1 열의 퓨즈와 제2 열의 퓨즈가 마주보는 일측단은 공통으로 모스트랜지스터(MP1)를 통해 전원전압을 인가받게 된다.
도6은 도5에 도시된 반도체 메모리 장치의 공정평면도이다. 계속해서 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 제조방법을 살펴본다.
먼저, 소자분리막(51)이 형성된 기판(50)에 게이트 패턴(54)을 형성한다.
이어서 그 상부에 층간절연막(52)를 형성하고, 도전막으로 배선(56)을 형성한다. 이어서 층간절연막(52) 상부에 다시 층간절연막(57)을 형성하고, 층간절연막(57)을 관통하여 배선(56)과 연결되는 콘택플러그(66)을 형성한다.
이어서 캐패시터의 플레이트 전극막으로 사용되는 도전막(67a,67b)를 층간절연막(57)상에 형성하는데, 도전막(67a)은 콘택플러그(66)와 연결되도록 형성하고, 도전막(67a)은 퓨즈가 형성될 영역의 가운데 부분에 얼라인되도록 형성시킨다.
이어서 층간절연막(58)을 형성하고, 층간절연막(58)을 관통하여 도전막(67b)과 연결되는 콘택플러그(60)를 형성한다.
이어서 콘택플러그(60)와 각각 접하도록 퓨즈(59a,59b)를 2열로 형성하는데, 가운데 부분은 일정간격을 두고 형성되도록 한다. 여기서 2열 배치된 퓨즈는 각각 서로 다른 레이저 조사로 블로잉될 수 있도록 배치된다.
이어서 퓨즈(59a,59b)를 덮을 수 있도록 층간절연막(61)을 형성하고, 층간절연막(61,58)을 관통하여 플레이트 전극용 도전막(67b)와 접하는 콘택플러그(68)와, 층간절연막(61)을 관통하여 2열로 배치된 퓨즈의 바깥쪽 일측단에 각각 접하는 콘 택플러그(62)를 형성하다.
이어서 콘택플러그(62)와 접하는 배선(63)을 형성하고 그 상부에 층간절연막(64)을 형성하고, 그 상부에 페시베이션 보호막(65)을 형성한다.
이어서 2열 배치된 퓨즈의 상단에 일정두께의 절연막만을 남기고 나머지 층을 모두 제거하여 퓨즈박스를 형성한다.
여기서 층간절연막(52,57,58,61,64)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
또한, 퓨즈(59a,59b)는 알루미늄막, 티타늄막, 또는 티타늄질화막등 셀영역에서 금속배선으로 사용되는 도전막을 이용하여 형성한다.
본 실시예에 따른 반도체 메모리 장치의 제조방법의 가장 큰 특싱은 퓨즈를 2열로 배치하고, 2열로 배치된 퓨즈의 바깥쪽은 배선과 연견시키고, 안쪽은 콘택플러그(68)을 통해 공통으로 플레이트용 도전막(67b)과 연결되도록 한 것에 있다.
플레이트용 도전막(67b)은 도5에 도시된 모스트랜지스터(MP1)을 통해 전원전압을 2렬 배치된 각 퓨즈로 전달하기 위한 패턴이다.
2열 배치되 퓨즈의 바깥쪽 일측단은 도5에서 대응하는 어드레스신호를 각각 인가받기 위해 배선과 연결된다.
도7은 도5에 도시된 반도체 메모리 장치의 공정단면도이다.
도7을 참조하여 퓨즈박스 영역(F_box)을 살펴보면, 퓨즈가 2열로 배치되어 있으며, 가운데 접하는 부분은 콘택플러그(68)과 공통으로 접하고 있다. 각 콘택플러그(68)은 퓨즈박스 영역(F_box)을 가로지르며 배치된 플레이트용 도전막(67b)와 각각 접하고 있다.
또한 2열 배치된 퓨즈의 바깥쪽 부분은 콘택플러그(62)와 연결되고 있으며, 콘택플러그(62)는 배선(63)과 연결되고 있다.
도7에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 퓨즈박스의 면적은 2열로 퓨즈를 배치하기 때문에 E' * F'로 되는데, 이는 종래에 일열로 퓨즈를 배치했을 때의 면적인 F * E보다 줄어들 것을 알수 있다.(E' * F'= 5/6 * F* E) 구체적으로는 2개의 퓨즈가 하나의 콘택플러그(68)을 공유함으로서 그 만큼 퓨즈박스에 콘택플러그를 적게 사용할 수 있게 되어 퓨즈박스의 회로면적을 줄일 수 있는 것이다.
종래 대비 약 20% 정도 퓨즈박스의 면적을 감소시키게 됨을 의미한다.
따라서 상대적으로 메모리 장치에서 큰 회로면적을 차지하였던 퓨즈회로부의 면적을 줄이는 것으로 전체적인 메모리 장치의 입장에서 보면 상당히 크게 회로의 면적을 줄일 수 있게 되는 것이고(특히 반도체 메모리 장치는 워드라인 리페어용 퓨즈와 비트라인용 리페어 퓨즈를 구비하게 되어 퓨즈박스의 회로면적을 줄이게 되면 메모리 장치의 회로면적을 매우 크게 줄일 수 있다), 그로 인해 넷다이의 증가를 기대할 수 있다.
특히 캐패시터의 플레이트용 도전막으로는 이전에 주로 사용하던 폴리실리콘막에서, 캐패시터의 플레이트의 저항성분을 줄이기 위해 폴리실리콘막+금속막의 적층구조를 사용하게 되는 된다.
따라서 콘택플러그(68)과 연결되는 플레이트용 도전막이 폴리실리콘막+금속막으로 되어 있기 때문에 배선의 저항이 대폭 감소되어 본 실시예와 같이 퓨즈를 2열로 배치시켜도 동작상의 저하는 발생하지 않게된다.
또한, 이전에 퓨즈를 일렬로 배치하였을 때, 상대적으로 큰 회로면적을 차지하던 퓨즈박스로 인해 주변회로의 배치에 제약이 매우 많았으나, 퓨즈를 2열로 배치함으로서 퓨즈박스의 면적이 줄어듦과 동시에 형태도 바뀔 수 있어 주변회로의 배치를 보다 자유롭게 할 수 있게 되었다.
또한, 퓨즈가 캐패시터의 플레이트용 도전막으로 사용하지 않고 그 상부에 배치되는 배선을 이용함으로서 퓨즈의 하단에 게이트의 패턴을 보다 여유롭게 형성할 수 있어, 퓨즈의 하단영역을 모스트랜지스터를 형성하는등 다른 회로로 이용할 수 있게 되었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 반도체 메모리 장치의 퓨즈가 차지하는 면적을 크게 줄일 수 있게 되어 메모리 장치의 회로면적을 크게 줄일 수 있게 되었다. 이로 인하여 넷다이의 증가를 기대할 수 있다.

Claims (12)

  1. 에러셀에 대응하여 입력되는 어드레스의 경로를 대체된 예비셀로 치환하기 위해, 2열로 배치되며, 바깥 일측단으로 대응하는 어드레스 신호를 각각 입력받는 다수의 어드레스용 퓨즈; 및
    상기 2열로 배치된 다수의 어드레스용 퓨즈가 서로 마주보는 안쪽 일측단에 리페어용 감지신호를 공통으로 제공하기 위한 신호공급부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 신호공급부는
    제어신호에 응답하여 일측으로 공급되는 전원전압을 타측을 통해 상기 리페어용 감지신호로 공급하는 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 다수의 어드레스용 퓨즈에 각각 대응하여 구비되며, 입력되는 어드레스중 대응하는 어드레스 신호에 응답하여 일측으로 제공되는 접지전압을 타측을 통해 대응하는 어드레스용 퓨즈로 전달하는 다수의 리페어용 제2 모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 어드레스용 퓨즈는 금속배선용 도전막으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 모스트랜지스터의 타측과 상기 어드레스용 퓨즈의 일측단은 캐패시터의 플레이트 전극용 도전막으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 2열로 배치된 다수의 어드레스용 퓨즈가 서로 마주보는 안쪽 일측단에 모두 접하며, 상기 제1 모스트랜지스터의 타측단과 연결되는 상기 플레이트 전극용 도전막과 접하는 콘택플러그를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 기판에 형성된 제1 절연막상에 퓨즈박스가 형성될 영역의 가운데 영역에 X축방향으로 얼라인되도록 도전막을 형성하는 단계;
    상기 도전막을 덮을 수 있도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막상에 상기 퓨즈박스가 형성될 영역의 Y축방향으로 형성시키되, 상기 도전막의 상부영역을 기준으로 2열로 다수의 퓨즈를 형성시키는 단계; 및
    각각 상기 도전막과 접하도록 상기 제2 절연막을 관통하는 다수의 콘택플러그를 얼라인시켜 형성시키되, 각각의 콘택플러그는 제1열과 제2열에 배치된 이웃한 2개의 퓨즈 일측단에 동시에 접하도록 형성시키는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 도전막은 캐패시터의 플레이트용 전극막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 퓨즈는
    금속배선용 도전막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 캐패시터의 플레이트용 전극막은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 퓨즈를 덮을 수 있도록 제3 절연막을 형성하는 단계; 및
    상기 제3 절연막을 소정부분 제거하여, 상기 퓨즈의 상단에 일정두께의 절연막이 형성되도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 2열로 정렬된 퓨즈의 타측단과 금속배선을 연결하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR101354585B1 (ko) * 2007-08-07 2014-01-22 삼성전자주식회사 반도체 장치 및 그 형성 방법

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