KR100388223B1 - 반도체장치의 비트라인 콘택 레이아웃 - Google Patents
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Abstract
본 발명은 반도체장치의 비트라인 콘택 레이아웃에 관한 것으로서, 본 발명은 메인셀부와 더미셀부가 정의되고 필드절연막에 의하여 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 상기 소자활성영역을 가로지르는 한 쌍의 워드라인과, 상기 워드라인과 중첩되지 않는 상기 소자활성영역에 형성된 제 2 도전형 불순물 도핑영역과, 상기 워드라인을 포함하는 상기 기판을 덮는 제 1 층간절연층과, 상기 메인셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 제 1 내지 제 3 랜딩 플러그와, 상기 더미셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 4 내지 제 5 랜딩 플러그와, 상기 랜딩 플러그들을 덮도록 상기 제 1 층간절연층상에 위치한 제 2 층간절연층과, 상기 소자격리영역으로 연장되도록 배치된 상기 메인셀부의 제 2 랜딩 플러그의 상기 소자격리영역상의 표면과 접촉하도록 상기 제 2 층간절연층을 관통하도록 형성된 비트라인 콘택 플러그와, 상기 메인셀부의 상기 비트라인 콘택 플러그와만 접촉하되 상기 워드라인과 직교하는 형태로 제 2 층간절연층상에 배치된 비트라인을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 비트라인 콘택 레이아웃에 관한 것으로서, 특히, 메인셀에는 정상적인 비트라인 콘택을 형성하고 더미셀에는 랜딩 패드로 이용되는 폴리실리콘 플러그를 잔류시키되 비어홀이 형성되지 않도록 추가공정없이 절연층을 패터닝하여 비트라인 콘택 부위간의 전기적 단락을 방지하도록 한 반도체장치의 더미셀 비트라인 및 비트라인콘택 레이아웃에 관한 것이다.
일반적으로 반도체 메모리소자는 더미셀이 메인셀의 외곽을 둘러싸는 형태의 레이아웃을 갖는다. 이러한 소자에서 비트라인 및 스토리지전극노드 콘택을 PPP(pre poly plug)방식으로 형성할 경우, 사진공정의 로딩효과(loading effect) 및 패턴 형태 등의 여러 가지 이유로 더미셀의 랜딩 패드가 비정상적으로 디파인되어 이후 형성되는 인접하는 메인셀과 더미셀의 비트라인이 단락되는 경우가 발생한다.
도 1은 종래 기술에 따른 반도체장치의 메인셀과 더미셀 비트라인 콘택 레이아웃이다.
도 1을 참조하면, 메인셀부와 더미셀부(D1)가 정의된 반도체기판인 제 1 도전형 실리콘기판(10)상에 소자활성영역(11)과 소자격리영역이 필드산화막에 의하여 정의되어 있다.
그리고, 워드라인(120, 121)이 메인셀부와 더미셀부(D1)의 소자활성영역(11)을 가로지르도록 형성되어 있다. 이때, 각부의 소자활성영역(11)에는 한쌍의 워드라인이 가로지르도록 배열된다.
또한, 워드라인(120, 121)과 중첩되지 않는 소자활성영역(11)은 제 2 도전형 불순물 이온 도핑영역으로 트랜지스터의 소스/드레인이 된다.
도시되지는 않았지만, 워드라인(120, 121)을 포함하는 기판을 덮도록 산화막 등의 절연물질로 이루어진 제 1 층간절연층이 형성되어 있다.
메인셀부에서, 한쌍의 워드라인(120)이 지나는 하나의 소자활성영역(11)의 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 1 내지 제 3 랜딩 플러그(130, 131, 132)들이 형성되어 있다. 이때, 중앙에 위치하며 소자격리영역으로 일부 연장된 형태의 제 2 랜딩 플러그(131)는 비트라인 콘택용이고 그(131) 좌우에 위치하며 소자활성영역에만 중첩하는 제 1 랜딩 플러그(130)와 제 3 랜딩 플러그(132)는 캐패시터의 스토리지전극노드 콘택용이다.
한편, 더미셀부(D1)에도 한쌍의 워드라인(121)이 지나는 하나의 소자활성영역(11)의 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 4 내지 제 5 랜딩 플러그(133, 134)들이 형성되어 있다. 이때, 소자활성영역의 중앙에 위치하며 소자격리영역으로 일부 연장된 형태의 제 5 랜딩 플러그(134)는 비트라인 콘택용이고 그(131) 좌측에 위치하는 제 4 랜딩 플러그(133)는 캐패시터의 스토리지전극노드 콘택용이다.
도시되지는 않았지만, 상기 랜딩 플러그들을 덮도록 산화막 등의 절연물질로 이루어진 제 2 층간절연층이 제 1 층간절연층상에 위치한다.
그리고, 소자격리영역으로 연장되도록 배치된 메인셀부의 제 2 랜딩 플러그(131)과 더미셀부(D1)의 제 5 랜딩 플러그(141)의 상기 소자격리영역상의 표면과 접촉하도록 도전성 물질로 이루어진 비트라인 콘택 플러그(140, 141)들이 상기 제 2 층간절연층을 관통하도록 형성되어 있다.
그리고, 메인셀부와 더미셀부(D1)의 비트라인 콘택 플러그들(140,141)과 접촉하는 비트라인(15)이 워드라인과 직교하는 형태로 제 2 층간절연층상에 배치되어 있다.
그러나, 종래 기술에서는 랜딩 플러그 형성을 위한 사진식각공정에서 로딩효과(loading efect) 및 형성되는 패턴의 차이에 의하여 셀영역의 최외곽에 위치하는 더미셀부의 랜딩 패드가 정상적으로 형성되지 못하여, 이후 형성되는 비트라인 콘택 및 비트라인을 통하여 인접하는 비트라인의 메인셀과 전기적으로 단락되는 문제점이 있다.
따라서, 본 발명의 목적은 메인셀에는 정상적인 비트라인 콘택을 형성하고 더미셀에는 랜딩 패드로 이용되는 폴리실리콘 플러그를 잔류시키되 비어홀이 형성되지 않도록 절연층을 패터닝하여 비트라인 콘택 부위간의 전기적 단락을 방지하도록 한 반도체장치의 더미셀 비트라인 및 비트라인콘택 레이아웃을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 비트라인 콘택 레이아웃은, 메인셀부와 더미셀부가 정의되고 필드절연막에 의하여 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 상기 소자활성영역을 가로지르는 한 쌍의 워드라인과, 상기 워드라인과 중첩되지 않는 상기 소자활성영역에 형성된 제 2 도전형 불순물 도핑영역과, 상기 워드라인을 포함하는 상기 기판을 덮는 제 1 층간절연층과, 상기 메인셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 제 1 내지 제 3 랜딩 플러그와, 상기 더미셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 4 내지 제 5 랜딩 플러그와, 상기 랜딩 플러그들을 덮도록 상기 제 1 층간절연층상에 위치한 제 2 층간절연층과, 상기 소자격리영역으로 연장되도록 배치된 상기 메인셀부의 제 2 랜딩 플러그의 상기 소자격리영역상의 표면과 접촉하도록 상기 제 2 층간절연층내에 형성된 비트라인 콘택 플러그와, 상기 메인셀부의 상기 비트라인 콘택 플러그와만 접촉하되 상기 워드라인과 직교하는 형태로 제 2 층간절연층상에 배치된 비트라인을 포함하여 이루어진다.
도 1은 종래 기술에 따른 반도체장치의 메인셀과 더미셀 비트라인 콘택 레이아웃도 2는 본 발명에 따른 반도체장치의 메인셀과 더미셀 비트라인 콘택 레이아웃[도면부호의 간단한 설명]20 : 제1도전형 실리콘기판 21 : 소자활성영역220, 221 : 워드라인 230, 231, 232 : 제1, 2, 3 랜딩플러그233, 234 : 제4, 5 랜딩플러그 24 : 비트라인콘택플러그25 : 비트라인 D2 : 메인셀부 및 더미셀부
본 발명은 PPP(pre poly plug)구조를 가지며 더미셀부를 갖는 반도체 메모리장치의 구조에서 더미셀의 비정상적 패터닝으로 문제가 발생하여도 메인셀은 정상적으로 동작하도록 더미셀부의 비트라인 콘택을 배제시킨다. 즉, 본 발명은 트랜지스터소자의 소스/드레인과 직접 접촉하는 랜딩 패드(landing pad) 형성시 메인셀부를 감싸도록 최외각에 배치된 더미셀부가 비트라인콘택을 통하여 인법 비트라인을 통하여 메인셀부와 전기적으로 연결되는 문제점을 방지하도록 랜딩 패드와 연결되는 최외각 비트라인 콘택의 형성을 더미셀부에서 배제시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 메인셀과 더미셀 비트라인 콘택레이아웃이다.
도 2를 참조하면, 메인셀부와 더미셀부(D2)가 정의된 반도체기판인 제 1 도전형 실리콘기판(20)상에 소자활성영역(21)과 소자격리영역이 필드산화막에 의하여 정의되어 있다. 이때, 메인셀부는 더미셀부(D2)에 의하여 둘러싸인 메인셀들이 형성된 지역을 말한다.
그리고, 워드라인(220, 221)이 메인셀부와 더미셀부(D2)의 소자활성영역(21)을 가로지르도록 형성되어 있다. 이때, 각부의 소자활성영역(21)에는 한쌍의 워드라인이 가로지르도록 배열된다.
또한, 워드라인(220, 221)과 중첩되지 않는 소자활성영역(21)은 제 2 도전형 불순물 이온 도핑영역으로 트랜지스터의 소스/드레인이 된다.
도시되지는 않았지만, 워드라인(220, 221)을 포함하는 기판을 덮도록 산화막 등의절연물질로 이루어진 제 1 층간절연층이 형성되어 있다.
메인셀부에서, 한쌍의 워드라인(220)이 지나는 하나의 소자활성영역(21)의 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 1 내지 제 3 랜딩 플러그(230, 231, 232)들이 형성되어 있다. 이때, 중앙에 위치하며 소자격리영역으로 일부 연장된 형태의 제 2 랜딩 플러그(231)는 비트라인 콘택용이고 그(231) 좌우에 위치하며 소자활성영역에만 중첩하는 제 1 랜딩 플러그(230)와 제 3 랜딩 플러그(232)는 캐패시터의 스토리지전극노드 콘택용이다.
한편, 더미셀부(D2)에도 한쌍의 워드라인(221)이 지나는 하나의 소자활성영역(21)의 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘 등의 도전체로 이루어진 제 4 내지 제 5 랜딩 플러그(233, 234)들이 형성되어 있다. 이때, 소자활성영역의 중앙에 위치하며 소자격리영역으로 일부 연장된 형태의 제 5 랜딩 플러그(234)는 비트라인 콘택용이고 그(234) 좌측에 위치하는 제 4 랜딩 플러그(233)는 캐패시터의 스토리지전극노드 콘택용이다.
도시되지는 않았지만, 상기 랜딩 플러그들을 덮도록 산화막 등의 절연물질로 이루어진 제 2 층간절연층이 제 1 층간절연층상에 위치한다.
그리고, 소자격리영역으로 연장되도록 배치된 메인셀부의 제 2 랜딩 플러그(231)의 상기 소자격리영역상의 표면과 접촉하도록 도전성 물질로 이루어진 비트라인 콘택 플러그(24)가 상기 제 2 층간절연층을 관통하도록 형성되어 있다.
그리고, 메인셀부의 비트라인 콘택 플러그(24)와만 접촉하는 비트라인(25)이 워드라인과 직교하는 형태로 제 2 층간절연층상에 배치되어 있다.
상술한 바와 같이, 본 발명에서는 랜딩 패드와 연결되는 콘택 플럭를 메인셀부에만 형성하고 더미셀부(D2)에는 형성하지 않으므로 더미셀부(D2)의 랜딩 패드간의 단락에 기인한 비트라인간의 단락이 방지된다.
더미셀부에서의 콘택 플러그 형성을 배제하기 위하여, 본 발명에서는 랜딩 플러그 형성 후, 제 2 층간절연층을 형성한 다음, 비트라인 콘택부위의 접촉구를 개방시키기 위한 포토리쏘스래피에서 식각마스크를 메인셀부의 비트라인 콘택용 랜딩 플러그(231)만을 노출시키도록 형성한 후 제 2 층간절연층에 대한 식각을 실시하여 형성하므로, 별도의 추가공저이 필요하지 않다.
따라서, 본 발명에 따른 반도체장치의 비트라인 콘택 레이아웃은 기판의 불순물 확산영역과 직접 접촉하는 랜딩 플러그를 형성한 다음 랜딩 플러그 개방부위를 메인셀부에만 형성하므로서 비트라인 콘택을 통하여 인접하는 비트라인이 단락되는 것을 방지하므로 제품의 불량을 감소시켜 수율을 높이도록 하는 장점이 있다.
Claims (5)
- 메인셀부와 더미셀부가 정의되고 필드절연막에 의하여 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 상기 소자활성영역을 가로지르는 한 쌍의 워드라인과,상기 워드라인과 중첩되지 않는 상기 소자활성영역에 형성된 제 2 도전형 불순물 도핑영역과,상기 워드라인을 포함하는 상기 기판을 덮는 제 1 층간절연층과,상기 메인셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 제 1, 제2 및 제 3 랜딩 플러그와,상기 더미셀부에서, 상기 워드라인이 지나는 상기 소자활성영역의 상기 제 2 도전형 불순물 도핑영역과 접촉하도록 상기 제 1 층간절연층의 소정 부위를 관통하는 폴리실리콘와 같은 도전체로 이루어진 제 4 내지 제 5 랜딩 플러그와,상기 랜딩 플러그들을 덮도록 상기 제 1 층간절연층상에 위치한 제 2 층간절연층 과,상기 소자격리영역으로 연장되도록 배치된 상기 메인셀부의 제 2 랜딩 플러그의 상기 소자격리영역상의 표면과 접촉하도록 상기 제 2 층간절연층내에 형성된 비트라인 콘택 플러그 및,상기 워드라인과 직교하는 형태로 상기 제2층간절연상에 형성되되, 상기 메인셀부의 비트라인콘택 플러그에만 접촉하고, 상기 더미셀부의 제 4 및 제5 랜딩플러그에는 접촉되지 않는 비트라인을 포함하여 이루어지는 것을 특징으로하는 반도체장치의 비트라인 콘택 레이아웃.
- 제 1에 있어서,상기 소자활성영역의 중앙에 위치하며 소자격리영역으로 일부 연장된 형태의 상기 제 2 랜딩 플러그는 비트라인 콘택용이고, 그 좌우에 위치하며 상기 소자활성영역에만 중첩하는 상기 제 1 랜딩 플러그와 제 3 랜딩 플러그는 캐패시터의 스토리지전극노드 콘택용인 것을 특징으로하는 반도체장치의 비트라인 콘택 레이아웃.
- 제 1에 있어서,상기 소자활성영역의 중앙에 위치하며 상기 소자격리영역으로 일부 연장된 형태의 상기 제 5 랜딩 플러그는 더미콘택용이고 그 좌측에 위치하는 상기 제 4 랜딩 플러그는 더미캐패시터의 스토리지전극노드 콘택용인 것을 것을 특징으로하는 반도체장치의 비트라인 콘택 레이아웃.
- 제 1에 있어서,상기 더미셀부는 상기 메인셀부를 감싸는 형태로 배치되는 것을 특징으로하는 반도체장치의 비트라인 콘택 레이아웃.
- 제 1에 있어서,상기 메인셀부와 상기 더미셀부는 디램소자를 구성하는 것을 특징으로하는 반도체장치의 비트라인 콘택 레이아웃.
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Also Published As
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| KR20020036134A (ko) | 2002-05-16 |
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