KR100336561B1 - 반도체장치 및 그 제조방법 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히, 기가급 이상의 초고집적소자의 비트라인콘택 마진을 확보하기 위하여 활성영역의 비트라인 콘택부를 기존의 막대형에서 중앙부위가 돌출된 형태로 형성하고 비트라인 플러그를 활성영역의 돌출부와 소스/드레인 사이의 활성영역 일부에만 중첩되도록 형성하는 반도체 메모리장치 비트라인콘택 및 그 제조방법에 관한 것이다. 본 발명은 반도체기판상에 중앙부위가 일 방향으로 돌출된 돌출부를 갖는 쎄미-T자형 레이아웃으로 형성된 활성영역과, 활성영역을 가로지르는 한 쌍의 게이트라인과, 한 쌍의 게이트라인이 지나지 않는 부위의 활성영역에 형성된 불순물 확산영역과, 한 쌍의 게이트라인과 활성영역을 포함하는 반도체기판을 덮는 제 1 층간절연층과, 제 1 층간절연층을 관통하며 한 쌍의 게이트라인 사이에 위치하는 돌출부를 포함하는 활성영역의 일부와 접촉하며 쎄미-T자형 레이아웃과 180°회전된 레이아웃을 갖는 제 1 비트라인 콘택플러그와, 한 쌍의 게이트라인 외측의 불순물 확산영역과 접촉하며 제 1 층간절연층을 관통하는 한 쌍의 제 1 하부전극 플러그와, 제 1 비트라인 콘택플러그와 제 1 하부전극 플러그를 포함하는 제 1 층간절연층을 덮는 제 2 층간절연층과, 제 2 층간절연층을 관통하며 제 1 비트라인 콘택플러그와 접촉하는 제 2 비트라인 콘택플러그와, 제 2 비트라인 콘택플러그와 접촉하며 게이트라인과 교차하는 형태로 제 2 층간절연층 상에 형성된 비트라인과, 비트라인을 덮는 제 3 층간절연층과, 제 3 층간절연층을 관통하여 제 1 하부전극 플러그와 접촉하며 제 3 층간절연층상에 형성된 캐패시터를 포함하여 이루어진다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히, 기가급 이상의 초고집적소자의 비트라인콘택 마진을 확보하기 위하여 활성영역의 비트라인 콘택부를 기존의 막대형에서 중앙부위가 돌출된 형태로 형성하고 비트라인 플러그를 활성영역의 돌출부와 소스/드레인 사이의 활성영역 일부에만 중첩되도록 형성하는 반도체 메모리장치 비트라인콘택 및 그 제조방법에 관한 것이다.
디램 등의 반도체 메모리소자가 고집적화 됨에 따라 새로운 노광장비의 개발과 리쏘그라피(lithography)용 마스크 등이 요구된다. 특히, 메모리셀이 초미세화됨에 따라 비트라인 콘택플러그와 활성영역과의 콘택면적이 축소되어 콘택저항이 증가하고 비트라인 콘택플러그와 활성영역 사이의 중첩마진이 감소한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치 제조공정의 레이아웃으로, 반도체 메모리장치의 제조 단계에 따른 공정을 도시한 것이다.
도 1a를 참조하면, P형의 실리콘으로 이루어진 반도체기판(도시안함) 상에 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 등의 방법에 의해 필드산화막(10)을 형성하여 소자가 형성될 활성영역(11)과 필드영역(10)을 한정한다.
그리고 기판상에 게이트절연막(도시안함), 게이트전극을 포함하는 게이트라인(12) 등을 각각 산화막과 도핑된 폴리실리콘 등의 도전체로 형성한 다음, 막대 모양의 활성영역(11)에 소스/드레인(도시 안됨)을 불순물 이온주입을 실시하여 형성하여 디램 등의 메모리셀을 위한 트랜지스터를 제조한다.
도 1b를 참조하면, 게이트라인(12)을 포함하는 기판의 전면에 평탄화층을 포함하는 제 1 층간절연층을 에이치엘디층(high temperature low pressure dielectric, 도시안함)과 그 위에 평탄화를 위한 비피에스지층(boronphospho silicate glass,도시안함)을 증착하여 형성한다. 제 1 비피에스지층(18)을 평탄화시킨 다음 사진석판술(photolithography)로 트랜지스터 사이의 제 1 스토리지전극 노드와 게이트라인(12) 사이의 비트라인 콘택 플러그가 형성될 부위를 동시에 패터닝하여 기판의 활성영역 표면과 필드영역의 필드산화막(10) 표면 일부를 노출시키는 콘택홀들을 형성한다.
이때, 비트라인 콘택이 형성될 부위는 활성영역(11)을 가로지르고 일부는 필드영역(10)까지 연장된 형태로 패터닝된다. 이는 비트라인 콘택저항을 감소시키기 위하여 비트라인 콘택플러그와 활성영역(11)의 접촉면적을 최대화하기 위해서이다. 그러나, 이와 같은 콘택홀의 형성은 라인(line) 등을 패터닝하는 것 보다 중첩정렬도 및 식각공정 마진이 훨씬 작기 때문에 소자가 초고집적화 됨에 따라 새로운 노광장비 및 리소그래피용 장비 등이 필요하다.
그다음, 콘택홀들을 충분히 매립하는 도전성 물질로 도핑된 폴리실리콘층을 제 1 층간절연층상에 증착한 다음 이를 에치백하여 제 1 층간절연층의 표면을 노출시키면서 잔류한 폴리실리콘층으로 이루어진 제 1 스토리지전극 노드(14)와 제 1 비트라인 콘택플러그(13)를 형성한다.
도 1c를 참조하면, 제 1 스토리지전극 노드(14)와 제 1 비트라인 콘택플러그(13) 상부 표면을 포함하는 기판의 전면에 제 2 층간절연층(도시안함)으로 에이치엘디층을 증착하여 형성한 다음, 제 1 비트라인 콘택플러그(13)의 상부표면 일부를 노출시키는 콘택홀을 포토리쏘그래피(photolithography)로 형성한다.
그리고, 다시 도핑된 폴리실리콘 등의 도전체로 콘택홀을 충전하는 제 2 비트라인 콘택플러그(15)를 형성한다.
도 1d를 참조하면, 노출된 제 2 비트라인 콘택플러그(15) 표면과 접촉하는 도전층을 제 2 층간절연층 상에 형성한 다음 게이트라인(12)과 수직방향으로 포토리쏘그래피로 패터닝하여 비트라인(16)을 형성한다.
이후, 도시되지는 않았지만, 비트라인(16)을 포함하는 제 2 층간절연층상에 제 3 층간절연층과 제 2 스토리지전극 플러그 및 스토리지전극, 유전막 및 플레이트전극 등을 형성하여 메모리소자를 완성한다.
그러나, 상술한 종래의 반도체장치는 고집적 디램셀에서 선형 구조를 패턴이하는것 보다 홀 등을 형성하는 공정이 더 욱 곤란하고, 활성영역의 면적이 작아 활성영역과 비트라인 간의 콘택저항이 증가하며, 비트라인 콘택플러그와 활성영역간의 중첩정렬 마진이 감소하는 문제점이 있다.
따라서, 본 발명의 목적은 기가급 이상의 초고집적소자의 비트라인콘택 마진을 확보하기 위하여 활성영역의 비트라인 콘택부를 기존의 막대형에서 중앙부위가 돌출된 형태로 형성하고 비트라인 플러그를 활성영역의 돌출부와 소스/드레인 사이의 활성영역 일부에만 중첩되도록 형성하는 반도체 메모리장치의 비트라인 콘택 및 그 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 반도체기판상에 중앙부위가 일 방향으로 돌출된 돌출부를 갖는 쎄미-T자형 레이아웃으로 형성된 활성영역과, 활성영역을 가로지르는 한 쌍의 게이트라인과, 한 쌍의 게이트라인이 지나지 않는 부위의 활성영역에 형성된 불순물 확산영역과, 한 쌍의 게이트라인과 활성영역을 포함하는 반도체기판을 덮는 제 1 층간절연층과, 제 1 층간절연층을 관통하며 한 쌍의 게이트라인 사이에 위치하는 돌출부를 포함하는 활성영역의 일부와 접촉하며 쎄미-T자형 레이아웃과 180°회전된 레이아웃을 갖는 제 1 비트라인 콘택플러그와, 한 쌍의 게이트라인 외측의 불순물 확산영역과 접촉하며 제 1 층간절연층을 관통하는 한 쌍의 제 1 하부전극 플러그와, 제 1 비트라인 콘택플러그와 제 1 하부전극 플러그를 포함하는 제 1 층간절연층을 덮는 제 2 층간절연층과, 제 2 층간절연층을 관통하며 제 1 비트라인 콘택플러그와 접촉하는 제 2 비트라인 콘택플러그와,제 2 비트라인 콘택플러그와 접촉하며 게이트라인과 교차하는 형태로 제 2 층간절연층 상에 형성된 비트라인과, 비트라인을 덮는 제 3 층간절연층과, 제 3 층간절연층을 관통하여 제 1 하부전극 플러그와 접촉하며 제 3 층간절연층상에 형성된 캐패시터를 포함하여 이루어진다.
또한, 상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치 제조방법은 반도체기판상에 활성영역의 레이아웃이 제 1 방향으로 달리는 일자부와 일자부 중앙 일측에서 제 1 방향과 직교하는 방향으로 돌출되는 돌출부를 갖도록 필드절연막으로 필드영역을 형성하는 단계와, 활성영역을 돌출부를 중심으로 가로지르도록 필드영역을 포함하는 반도체기판상에 게이트절연막을 개재시킨 한 쌍의 게이트라인을 형성하는 단계와, 한 쌍의 게이트라인이 지나지 않는 활성영역에 불순물 확산영역을 형성하는 단계와, 게이트라인을 포함하는 반도체기판을 덮는 제 1 층간절연층을 형성하는 단계와, 활성영역의 돌출부와 한 쌍의 게이트라인의 외측에 위치한 불순물 확산영역에 접촉하는 제 1 비트라인 콘택플러그와 하부전극 플러그를 제 1 층간절연층을 관통시켜 형성하는 단계와, 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와, 제 1 비트라인 콘택플러그와 접촉하는 제 2 비트라인 콘택플러그를 제 2 층간절연층을 관통시켜 형성하는 단계와, 제 2 비트라인 콘택플러그와 접촉하는 비트라인을 제 2 층간절연층상에 형성하는 단계와, 비트라인을 덮는 제 3 층간절연층을 제 2 층간절연층상에 형성하는 단계와, 하부전극 플러그와 전기적으로 접촉하는 캐패시터를 제 3 절연층상에 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치 제조공정의 레이아웃
도 2a 내지 도 2d는 본 발명에 따른 반도체장치 제조공정의 레이아웃
일반적으로 씨오비(capacitor on bit line) 구조 등을 갖는 고집적 디램소자에서는 스토리지 노드를 형성시 스토리지 노드 콘택과 비트라인과의 콘택저항과 쇼트현상의 가능성을 고려하여야 한다.
일반적으로 포토리쏘그래피를 이용한 패터닝공정은 원형, 정사각형 등의 정형 홀을 형성하는 공정 보다는 타원 등의 비정형 형태를 형성하는 것이 수월하다. 따라서, 본 발명에서는 반도체 노광장비 특성과 노광용 마스크 제작의 난이점을 고려하여 활성영역의 레이아웃을 종래 일자형태에서 중앙부위가 제 1 방향으로 돌출된 쎄미-T(semi-T)자 형태로 형성하고 비트라인 콘택플러그의 레이아웃의 디자인을 활성영역의 돌출부와 나머지 활성영역의 일부와 중첩되는 형태로 형성하므로서 기가(giga)급 이상의 초고집적소자제조를 용이하게 한다.
즉, 쎄미-T자형 레이아웃을 갖는 활성영역과 역시 쎄미-T자형 레이아웃을 갖는 비트라인 콘택플러그를 형성하여 콘택 중첩정렬마진을 높이고 이들의 접촉면적을 증가시켜 콘택저항을 감소시킨다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치 제조공정의 레이아웃이고, 특히, 도 2b는 비트라인 콘택플러그와 활성영역만의 중첩 모양을 강조하기 위하여 도시한 레이아웃이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(도시안함) 상에 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 등의 방법에 의해 필드산화막(20)을 형성하여 소자가 형성될 활성영역(22)과 필드영역(20)을 한정한다.
이때, 활성영역(22)의 레이아웃은 종래의 일자형태와 다르게 일자부와 일자부의 중앙부위가 돌출된 돌출부(P)를 갖도록 필드산화막(20)을 형성한다. 따라서, 종래 기술과 비교하여 활성영역(22)의 레이아웃상 총 면적이 돌출부(P)만큼 확장되어 비트라인콘택 부위의 면적을 증가시켜 콘택저항을 감소시키는 동시에 비트라인 콘택플러그와 활성영역(22)의 중첩정렬 마진을 증가시킨다.
그리고 기판상에 게이트절연막(도시안함), 게이트전극을 포함하는 게이트라인(21) 등을 각각 산화막과 도핑된 폴리실리콘 등의 도전체로 형성한 다음, 일자 내지는 막대 모양의 활성영역(22)에 소스/드레인(도시 안됨)을 불순물 이온주입을 실시하여 형성하여 디램 등의 메모리셀을 위한 트랜지스터를 제조한다.
도 2b와 도 2c를 참조하면, 게이트라인(21)을 포함하는 기판의 전면에 평탄화층을 포함하는 제 1 층간절연층을 에이치엘디층(high temperature low pressure dielectric, 도시안함)과 그 위에 평탄화를 위한 비피에스지층(boronphospho silicate glass,도시안함)을 증착하여 형성한다. 제 1 비피에스지층을 평탄화시킨 다음 사진석판술(photolithography)로 게이트전극과 이웃한 게이트라인 사이의 제 1 스토리지전극 노드 플러그와 한 쌍의 트랜지스터에 의하여 공유되는 비트라인 콘택 플러그가 형성될 부위를 동시에 패터닝하여 기판의 활성영역(22) 표면과 필드영역의 필드산화막(20) 표면 일부를 노출시키는 콘택홀들을 형성한다.
이때, 제 1 비트라인 콘택플러그가 형성될 부위는 활성영역(22)의 일자부의 일부와 이에 연장된 돌출부를 노출시키는 형태로 패터닝된다. 이는 비트라인 콘택저항을 감소시키기 위하여 제 1 비트라인 콘택플러그와 활성영역(22)의 접촉면적을 최대화하기 위해서이다. 따라서, 이와 같은 제 1 비트라인 콘택플러그용 콘택홀의 형성은 종래에 활성영역을 가로지르도록 형성하는 것 보다 포토리쏘그래피 특성상 중첩정렬도 및 식각공정 마진이 훨씬 크기 때문에 초고집적 메모리소자 제조에 유리하다.
그 다음, 콘택홀들을 충분히 매립하는 도전성 물질로 도핑된 폴리실리콘층을 제 1 층간절연층상에 증착한 다음 이를 에치백하여 제 1 층간절연층의 표면을 노출시키면서 잔류한 폴리실리콘층으로 이루어진 제 1 스토리지전극 노드(24)와 제 1 비트라인 콘택플러그(23)를 형성한다. 따라서, 형성된 제 1 비트라인 콘택플러그(23)의 레이아웃은 쎄미-T자형 활성영역(22)과 180°회전한 형태의 쎄미-T자형으로 형성되어 상호 접촉 내지는 중첩면적을 극대화한다.
그리고, 제 1 스토리지전극 노드(24)와 제 1 비트라인 콘택플러그(23) 상부 표면을 포함하는 기판의 전면에 제 2 층간절연층(도시안함)으로 에이치엘디층을 증착하여 형성한 다음, 제 1 비트라인 콘택플러그(23)의 상부표면 일부를 노출시키는 콘택홀을 포토리쏘그래피(photolithography)로 형성한다.
그리고, 다시 도핑된 폴리실리콘 등의 도전체로 콘택홀을 충전하는 제 2 비트라인 콘택플러그(25)를 형성한다.
도 2d를 참조하면, 노출된 제 2 비트라인 콘택플러그(25) 표면과 접촉하는 도전층을 제 2 층간절연층(26) 상에 형성한 다음 게이트라인(21)과 수직방향으로 포토리쏘그래피로 패터닝하여 비트라인(27)을 형성한다.
이후, 도시되지는 않았지만, 비트라인(27)을 포함하는 제 2 층간절연층(26)상에 제 3 층간절연층과 제 2 스토리지전극 플러그 및 스토리지전극, 유전막 및 플레이트전극 등을 형성하여 메모리소자를 완성한다.
따라서, 본 발명은 쎄미-T자형 레이아웃을 갖는 활성영역과 역시 쎄미-T자형 레이아웃을 갖는 비트라인 콘택플러그를 형성하여 종래 홀 형성공정에서의 바틀-레그(bottle-leg)현상을 개선하며 콘택 중첩정렬마진을 높이고 이들의 접촉면적을 증가시켜 콘택저항을 감소시켜 초고집적소자 및 그 제조공정의 신뢰성을 향상시키는 장점이 있다.
Claims (8)
- 반도체기판상에 중앙부위가 일 방향으로 돌출된 돌출부를 갖는 쎄미-T자형 레이아웃으로 형성된 활성영역과,상기 활성영역을 가로지르는 한 쌍의 게이트라인과,상기 한 쌍의 게이트라인이 지나지 않는 부위의 상기 활성영역에 형성된 불순물 확산영역과,상기 한 쌍의 게이트라인과 활성영역을 포함하는 상기 반도체기판을 덮는 제 1 층간절연층과,상기 제 1 층간절연층을 관통하며 상기 한 쌍의 게이트라인 사이에 위치하는 상기 돌출부를 포함하는 상기 활성영역의 일부와 접촉하고, 쎄미-T자형 레이아웃으로 형성된 제 1 비트라인 콘택플러그와,상기 한 쌍의 게이트라인 외측의 상기 불순물 확산영역과 접촉하며 상기 제 1 층간절연층을 관통하는 한 쌍의 제 1 하부전극 플러그와,상기 제 1 비트라인 콘택플러그와 상기 제 1 하부전극 플러그를 포함하는 상기 제 1 층간절연층을 덮는 제 2 층간절연층과,상기 제 2 층간절연층을 관통하며 상기 제 1 비트라인 콘택플러그와 접촉하는 제 2 비트라인 콘택플러그와,상기 제 2 비트라인 콘택플러그와 접촉하며 상기 게이트라인과 교차하는 형태로 상기 제 2 층간절연층 상에 형성된 비트라인과,상기 비트라인을 덮는 제 3 층간절연층과,상기 제 3 층간절연층을 관통하여 상기 제 1 하부전극 플러그와 접촉하며 상기 제 3 층간절연층상의 캐패시터를 포함하여 이루어진 반도체장치.
- 청구항 1에 있어서, 상기 제 1 비트라인 콘택플러그는 상기 돌출부를 완전히 덮도록 형성된 것이 특징인 반도체장치.
- 청구항 1에 있어서, 상기 활성영역은 필드산화막에 의하여 정의되는 것이 특징인 반도체장치.
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- 반도체기판상에 활성영역의 레이아웃이 제 1 방향으로 달리는 일자부와 상기 일자부 중앙 일측에서 상기 제 1 방향과 직교하는 방향으로 돌출되는 돌출부를 갖는 쎄미-T자형 레이아웃을 갖도록 필드절연막으로 필드영역을 형성하는 단계와,상기 활성영역을 상기 돌출부를 중심으로 가로지르도록 상기 필드영역을 포함하는 상기 반도체기판상에 게이트절연막을 개재시킨 한 쌍의 게이트라인을 형성하는 단계와,상기 한 쌍의 게이트라인이 지나지 않는 상기 활성영역에 불순물 확산영역을 형성하는 단계와,상기 게이트라인을 포함하는 상기 반도체기판을 덮는 제 1 층간절연층을 형성하는 단계와,상기 활성영역의 돌출부와 상기 한 쌍의 게이트라인의 외측에 위치한 상기 불순물 확산영역에 접촉하는 제 1 비트라인 콘택플러그를 상기 활성영역의 레이아웃의 180°회전한 쎄미-T자형의 레이아웃을 갖도록 하여 상기 돌출부를 덮으며 상기 일자부의 일부와 접촉하도록 형성하고, 하부전극 플러그를 상기 제 1 층간절연층을 관통시켜 형성하는 단계와,상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와,상기 제 1 비트라인 콘택플러그와 접촉하는 제 2 비트라인 콘택플러그를 상기 제 2 층간절연층을 관통시켜 형성하는 단계와,상기 제 2 비트라인 콘택플러그와 접촉하는 비트라인을 상기 제 2 층간절연층상에 형성하는 단계와,상기 비트라인을 덮는 제 3 층간절연층을 상기 제 2 층간절연층상에 형성하는 단계와,상기 하부전극 플러그와 전기적으로 접촉하는 캐패시터를 상기 제 3 절연층상에 형성하는 단계로 이루어진 반도체장치의 제조방법.
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- 청구항 5에 있어서, 상기 필드영역은 얕은 트렌치 격리방법(shallow trench isolation)으로 형성하는 것이 특징인 반도체장치의 제조방법.
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| KR1019990050756A KR100336561B1 (ko) | 1999-11-16 | 1999-11-16 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050756A KR100336561B1 (ko) | 1999-11-16 | 1999-11-16 | 반도체장치 및 그 제조방법 |
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|---|---|
| KR20010046834A KR20010046834A (ko) | 2001-06-15 |
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| KR1019990050756A KR100336561B1 (ko) | 1999-11-16 | 1999-11-16 | 반도체장치 및 그 제조방법 |
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Citations (1)
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980056432A (ko) * | 1996-12-28 | 1998-09-25 | 문정환 | 반도체장치의 제조방법 |
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