KR19980056432A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로서 도 1전형의 반도체기판 상에 제 1 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 필드산화막의 소정 부분을 반도체기판이 노출되도록 제거하여 제 2 활성영역을 한정하는 공정과, 상기 제 1 활성영역 상에 게이트산화막 및 게이트를 형성하는 공정과, 상기 필드산화막 및 게이트를 마스크로 사용하고 제 1 및 제 2 활성영역에 도 1전형의 제 1 및 제 2 불순물영역을 형성하는공정과, 상술한 구조의 전 표면에 층간절연막을 형성하고 상기 제 2 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 상기 제 2 활성영역과 접촉하는 비트라인을 형성하는 공정을 구비한다. 따라서, 제 2 활성영역을 필드산화막을 선택적으로 식각하여 형성하므로 필드산화막의 성장시 발생되는 스트레스에 의한 패턴의 왜곡을 방지하여 신뢰성을 향상시킬 수 있으며, 또한, 제 2 활성영역의 면적이 축소되는 것을 방지할 수 있다.

Description

반도체장치의 제조방법
도 1는 종래 기술에 따라 제조된 T자형의 활성영역을 갖는 반도체 장치의 평면도.
도 2(A) 내지 (D)는 도 1에 도시된 반도체장치를 X-X 선을 따라 제조하는 것을 도시하는 공정도.
도 3는 본 발명에 따라 제조된 T자형의 활성영역을 갖는 반도체장치의 평면도.
도 4(A) 내지 (E)는 본 발명의 일 실시예에 따라 도 3에 도시된 반도체장치의 Y-Y 선을 따라 제조하는 것을 도시하는 공정도.
도 5(A) 내지 (B)는 본 발명의 다른 실시예에 따른 반도체장치의 제조공정도.
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, T자형의 활성영역을 갖는 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로의 미세화 경향에 따라 셀의 크기가 감소하고 선폭과 간격이 사진 식각 공정(lithography and etching)의 해상(resolution)한계에 도달하는 경향을 보이고 있다. 특히, DRAM에 있어서는 메모리셀(memory cell)의 크기가 감소함에 따라 축전기의 단위 면적이 감소하므로 축전 용량(storage capacitance)이 감소하게 된다. 이렇게 되면 정보의 저장과 전달 측면에서 정확성을 기하기 어렵고 알파 입자(alpha particles)에 의한 정보 교란이 일어날 수 있으므로 신뢰성이 저하된다. 그러므로 한정된셀의 면적에서 충분한 축전 용량을 확보하기 위하여 스위칭 트랜지스터(switching transistor) 위에 축전기(capacitor)를 설치하는 적층형 축전기(stacked capacitor)에 대한 연구가 진행되있으나 축전기를 형성한 다음에 스위칭 트랜지스터에 신호를 전달하는 비트선(bit line)이 축전기의 축전전극(storage electrode)이나 대향전극(plate electrode)과 떨어져서 스위칭 트랜지스터의 소오스(source)나 드레인(drain)전극에 접속되어야 하므로 축전기의 표면적을 증가시키는데 제한이 된다.
이러한 문제점을 효과적으로 개선한 구조가 비트선을 먼저 형성하고 이후에 축전기를 설치하는 COB(capacitor on bit hne) 구조로서, 이 경우에는 축전기의 축전 전극 면적을 최소 간격까지 증가시켜서 형성할 수 있으므로 축전 용량을 더욱 개선할 수있다. 그러나 이와 같은 구조에서는 축전기의 축전전극이 비트선과 떨어져서 스위칭 트랜지스터의 소오스 또는 드레인 전극과 접속되어야 하므로 활성영역이 평면상으로 T자형과 같이 일부분이 돌출되도록 형성해야 한다.
도 1는 종래 기술에 따라 제조된 T자형의 활성영역을 갖는 반도체 장치의 평면도이다.
상기에서 반도체장치는 활성영역(a)이 필드산화막(17)에 의해 분리된다. 활성영역(a)은 비트라인(29)과 평행한 제 1 활성영역(a1)과, 게이트(21) 사이에 위치하며 제 1 활성영역(a1)과 전기적으로 연결되는 제 2 활성영역(a2)으로 형성되어 T자형을 이룬다. 상기에서, 제 1 활성영역(a1)은 게이트(21)와 직교하며 이 게이트(21)의 양측은 불순물이 도핑되어 소오스 및 드레인영역으로 이용되는 제 1 불순물영역(23)이 형성된다.
제 2 활성영역(a2)은 제 1 활성영역(a1)과 함께 T자 형상을 이루도록 중간 부분에서 평면적으로 돌출되게 형성된다. 제 2 활성영역(a2)은 제 1 불순물영역(23)과 동일한 도전형의 불순물이 도핑된 제 2 불순물영역(25)이 형성되는 데, 이 제 1 및 제 2 불순물영역(23)(25)은 전기적으로 연결된다. 그리고, 제 2 활성영역(25)은 접촉홀(28)을 통해 비트라인(29)과 접촉되어 전기적으로 연결된다.
도 2(A) 내지 (D)는 도 1에 도시된 반도체장치를 X-X 선을 따라 제조하는 것을 도시하는 공정도이다.
도 2(A)를 참조하면, P형의 반도제기판(11) 상에 패드산화막(13)과 산화방지질화막(15)을 순차적으로 적층한다. 그리고, 산화방지질화막(15)및 패드산화막(13)을 포토리쏘그래피 방법으로 제 1 및 제 2 활성영역(a1)(a2)으로 이루어진 T자형의 활성영역(a) 상에만 잔류하도록 선택적으로 식각하여 활성영역(a)과 필드영역을 한정한다. 그 다음, 활성영역(a) 상에 잔류하는 패드산화막(13)과 산화방지질화막(15)을 산화방지마스크로 사용하여 반도체기판(11)의 노출된 필드영역을 800 ∼ 1100℃의 온도로 산화하여 필드산화막(17)을 형성한다.
도 2(B)를 참조하면, 산화방지질화막(15)을 인산(H3PO4) 등의 용액을 이용하여 패드산화막(13)이 노출되도록 습식 식각하여 제거한다. 그리고, 패드산화막(13) 및 필드산화막(17) 상에 감광막(18)을 도포한다. 감광막(18)을 제 1 및 제 2 활성영역(a1)(a2) 상에만 잔류하도록 노광 및 현상하여 필드산화막(17)을 노출시킨다. 그리고, 감광막(18)을 마스크로 사용하여 필드산화막(17) 상에 50KeV ∼ 1MeV 정도의 에너지로 반도체기판(11)과동일한 도전형의 불순물인 보론(B) 또는 BF2등의 이온을 주입하여 필드산화막(17) 하부의 반도체기판(13)에 채널스토퍼(channel stopper:19)를 형성한다.
도 2(C)를 참조하면, 감광막(18)을 제거한다. 그리고, 패드산화막(13)을 제거하여 반도체기판(11)을 노출시킨다. 반도체기판(11) 상에 열산화 방법에 의해 게이트산화막(20)을 형성하고, 이 게이트산화막(20) 상에 불순물이 도핑된 다결정실리콘을 증착한다. 그리고, 다결정실리콘을 패터닝하여 제 1 활성영역(a1) 상에 게이트(21)를 형성한다. 이 때, 게이트산화막(20)은 제 2 활성영역(a2)를 포함하는 게이트(21) 하부 이외의 부분에 형성된 것이 제거되어 반도체기판(11)을 노출시킨다. 그리고, 필드산화막(17)및 게이트(21)를 마스크로 사용하고 인(P) 또는 아세닉(As) 등의 N형 불순물을 10 ∼ 100 KeV의 에너지로 이온 주입하여 제 1 활성영역(a1)에 소오스 및 드레인영역을 이루는 제 1 불순물영역(23)을 형성한다. 이 때, 제 1 활성영역(a1)에도 상기 불순물이 주입되어 제 2 불순물영역(25)이 형성된다. 상기에서, 제 1 활성영역(a1)과 제 2 활성영역(a2)은 전기적으로 연결되게 형성된다.
도 2(D)를 참조하면, 상술한 구조의 전 표면에 화학기상증착 방법으로 산화실리콘을 증착하여 층간절연층(27)을 형성한다. 그리고, 제 2활성영역(a2) 상의 층간절연층(27)을 포토리쏘그래피 방법으로 제거하여 접촉홀(28)을 형성한다. 그 다음, 층간절연층(27) 상에 불순물이 도핑되어 전도성이 양호한 다결정실리콘, 또는, 알루미늄, 텅스텐 또는 티타늄 등의 도전성 금속을 접촉홀(28)을 통해 제 2 활성영역(a2)과 접촉하도록 증착한 후 패터닝하여 비트라인(29)을 형성한다.
그러나, 상술한 종래의 반도체장치의 제조방법은 T자 형상의 활성영역 한정하기 위한 필드산화막 형성시 제 2 활성영역에서 산화 진행 방향이 겹치므로 스트레스(stress) 분포가 달라지게 되어 패턴이 왜곡되고 활성영역의 면적이 축소되는 문제점이 있었다.
따라서, 본 발명의 목적은 제 2 활성영역을 자기 정합적으로 한정하여 패턴의 왜곡을 방지하여 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 제 2 활성영역의 면적이 축소되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 제 1 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 필드산화막의 소정 부분을 반도체기판이 노출되도록 제거하여 제 2 활성영역을 한정하는 공정과, 상기 제 1 활성영역 상에 게이트산화막 및 게이트를 형성하는 공정과, 상기 필드산화막 및게이트를 마스크로 사용하고 제 1 및 제 2 활성영역에 제 1 도전형의 제 1및 제 2 불순물영역을 형성하는 공정과, 상술한 구조의 전 표면에 층간절연막을 형성하고 상기 제 2 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 상기 제 2 활성영역과 접촉하는 비트라인을 형성하는 공정을 구비한다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 제 1 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 제 1 활성영역 상에 게이트산화막 및 게이트를 형성하는 공정과, 상기 필드산화막 및 게이트를 마스크로 사용하고 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상술한 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 제 1 활성영역과 함께 T자 형상을 제 2 활성영역 상의 층간절연막 및 필드산화막을 제거하여 반도체기판을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 상기 반도체기판과 접촉하는 비트라인을 형성하고 비트라인에 도핑된 제 2 도전형의 불순물을 확산시켜 제 1 불순물영역과 전기적으로 연결되는 제 2 불순물영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3는 본 발명에 따라 제조된 T자형의 활성영역을 갖는 반도체장치의 평면도이다.
상기에서 반도체장치는 활성영역(b)이 필드산화막(37)에 의해 분리된다. 활성영역(b)은 비트라인(53)과 평행한 제 1 활성영역(b1)과, 게이트(21) 사이에 위치하며 제 1 활성영역(b1)과 전기적으로 연결되는 제 2 활성영역(b2)으로 형성되어 T자형을 이룬다. 상기에서, 제 1 활성영역(b1)은 게이트(43)와 직교하는 데, 활성영역(b1)의 게이트(43)의 양측은 불순물이 도핑되어 소오스 및 드레인영역으로 이용되는 제 1 불순물영역(45)이 형성된다.
제 2 활성영역(b2)은 제 1 활성영역(b1)의 중간 부분에서 평면적으로 돌출되게 형성되어 T자 형상을 이룬다. 제 2 활성영역(b2)에 제 1 불순물영역(45)과 동일한 도전형의 불순물이 도핑되어 전기적으로 연결되는 제 2 불순물영역(47)이 형성되는 데, 제 2 불순물영역(47)은 표면이 제 1 불순물영역(43)의 표면 보다 낮게 형성된다. 그리고, 제 2 활성영역(47)은 접촉홀(51)을 통해 비트라인(53)과 접촉되어 전기적으로 연결된다.
도 4(A) 내지 (E)는 도 3에 도시된 반도체장치를 Y-Y 선을 따라 제조하는 것을 도시하는 공정도이다.
도 4(A)를 참조하면, P형의 반도제기판(31)을 열산화하여 패드산화막(33)을 형성하고, 이 패드산화막(33) 상에 질화실리콘을 증착하여 산화방지질화막(35)을 형성한다. 그리고, 산화방지질화막(35) 및 패드산화막(33)을 포토리쏘그래피 방법으로 제 1 활성영역(b1) 상에만 잔류하도록 선택적으로 식각한다. 그 다음, 제 1 활성영역(b1) 상에 잔류하는 패드산화막(33)과 산화방지질화막(35)을 산화방지마스크로 사용하여 반도체기판(31)의 노출된 필드영역을 800 ∼ 1100℃의 온도로 산화하여 필드산화막(37)을 형성한다.
도 4(B)를 참조하면, 산화방지질화막(35)을 인산(H3PO4) 등의 용액을 이용하여 패드산화막(33)이 노출되도록 습식 식각하여 제거한다. 그리고, 패드산화막(33) 및 필드산화막(37) 상에 감광막(38)을 도포한 후 노광 및 현상하여 제 1 및 제 2 활성영역(b1)(b2)으로 이루어진 활성영역(b) 상에만 잔류하도록 한다. 그 다음, 감광막(38)을 마스크로 사용하여 반도체기판(31)과 동일한 도전형의 불순물인 보론(B) 또는 BF2등을 50KeV ∼ 1MeV정도의 에너지로 이온주입하여 필드영역에 채널스토퍼(39)를 형성한다.
도 4(C)를 참조하면, 감광막(38)을 플라즈마를 이용하여 제거한다. 그리고, 제 2 활성영역(b2)을 포함하는 활성영역(b)을 노출시키는 부분에 감광막(도시되지 않음)을 형성한다. 감광막을 마스크로 사용하여 제 2 활성영역(b2)에 형성된 필드산화막(37)을 제거하여 제 2 활성영역(b2)을 한정한다. 이 때, 제 1 활성영역(b1) 상에 형성된 패드산화막(33)도 제거되어 반도체기판(31)을 노출시키는 데, 반도체기판(31)의 제 2 활성영역(b2)은 필드산화막(37)이 제거되어 표면이 제 1 활성영역(b1)의 표면 보다 낮게 된다. 상기에서, 제 2 활성영역(b2)을 필드산화막(37)의 일부분을 제거하여 한정하므로 필드산화막(37)의 성장시 발생되는 스트레스에 의한 패턴의 왜곡을 방지하여 신뢰성을 향상시킬 수 있으며, 또한, 제 2 활성영역(b2)의 면적이 축소되는 것을 방지할 수 있다.
도 4(D)를 참조하면, 반도체기판(31) 노출된 부분 상에 열산화방법에 의해 게이트산화막(41)을 형성하고, 이 게이트산화막(41) 상에 불순물이 도핑된 다결정실리콘을 증착한다. 그리고, 다결정실리콘을 패터닝하여 제 1 활성영역(b1) 상에 게이트(43)를 형성한다. 이 때, 게이트산화막(41)은 제 2 활성영역(b2)를 포함하는 게이트(43) 하부 이외의 부분에 형성된것이 제거되어 반도체기판(31)을 노출시킨다. 그리고, 필드산화막(37) 및 게이트(43)를 마스크로 사용하고 인(P) 또는 아세닉(As) 등의 N형 불순물을 10 ∼ 100 KeV의 에너지로 이온 주입하여 제 1 활성영역(b1)에 소오스 및 드레인영역을 이루는 제 1 불순물영역(45)을 형성한다. 이 때, 제 1 활성영역(b1)에도 상기 불순물이 주입되어 제 2 불순물영역(47)이 형성된다. 상기에서, 제 1 활성영역(b1)과 제 2 활성영역(b2)은 전기적으로 연결되게 형성된다.
도 4(E)를 참조하면, 상술한 구조의 전 표면에 화학기상증착 방법으로 산화실리콘을 증착하여 층간절연층(49)을 형성한다. 그리고, 제 2 활성영역(b2) 상의 층간절연층(49)을 포토리쏘그래피 방법으로 제거하여 접촉홀(51)을 형성한다. 그 다음, 층간절연층(49) 상에 불순물이 도핑되어 전도성이 양호한 다결정실리콘, 또는, 알루미늄, 텅스텐 또는 티타늄 등의 도전성 금속을 접촉홀(51)을 통해 제 2 활성영역(b2)과 접촉하도록 증착한 후 패터닝하여 비트라인(53)을 형성한다.
도 5(A) 내지 (B)는 본 발명의 다른 실시예에 따른 반도체장치의 제조공정도이다.
도 5(A)를 참조하면, 도 4(B) 공정을 완료한 후 감광막(38)을 플라즈마를 이용하어 제거한다. 그리고, 패드산화막(33)을 제거하여 반도체기판(31)을 노출시킨 후, 재차, 반도체기판(31) 노출된 부분 상에 열산화방법에 의해 게이트산화막(41)을 형성하고, 이 게이트산화막(41) 상에 불순물이 도핑된 다결정실리콘을 증착한다. 다결정실리콘을 패터닝하여 제 1 활성영역(b1) 상에 게이트(43)를 형성한다. 이 때, 게이트산화막(41)도 제거된다. 그리고, 필드산화막(37) 및 게이트(43)를 마스크로 사용하고 인(P)또는 아세닉(As) 등의 N형 불순물을 10 ∼ 100 KeV의 에너지로 이온 주입하여 제 1 활성영역(b1)에 소오스 및 드레인영역을 이루는 제 1 불순물영역(45)을 형성한다.
도 5(B)를 참조하면, 상술한 구조의 전 표면에 화학기상증착 방법으로 산화실리콘을 증착하여 층간절연층(49)을 형성한다. 그리고, 제 2 활성영역(b2) 상의 층간절연층(49) 및 필드산화막(37)을 포토리쏘그래피 방법으로 제거하여 반도체기판(31)의 제 2 활성영역(b2)을 노출시키는 접촉홀(51)을 형성한다. 그 다음, 인(P) 또는 아세닉(As) 등의 N형 불순물이 도핑된 다결정실리콘을 접촉홀(51)을 통해 제 2 활성영역(b2)과 접촉하도록 증착한 후 패터닝하여 비트라인(53)을 형성한다. 이 때, 비트라인(53)에 도핑된 불순물이 반도체기판(31)의 제 2 활성영역(b2)으로 확산되어 제 1 불순물영역(45)과 전기적으로 연결되는 제 2 불순물영역(47)을 형성한다. 상기에서, 제 2 불순물영역(47)을 비트라인(53)을 형성하기 전에 접촉홀(52)을 통해 반도체기판(31)의 제 2 활성영역(b2)에 인(P) 또는 아세닉(As) 등의 N형 불순물을 이온주입하여 형성할 수도 있다.
따라서, 본 발명은 제 2 활성영역을 필드산화막을 선택적으로 식각하여 형성하므로 필드산화막의 성장시 발생되는 스트레스에 의한 패턴의 왜곡을 방지하여 신뢰성을 향상시킬 수 있으며, 또한, 제 2 활성영역의 면적이 축소되는 것을 방지할 수 있는 잇점이 있다.

Claims (7)

  1. 제 1 도전형의 반도체기판 상에 제 1 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 필드산화막의 소정 부분을 반도체기판이 노출되도록 제거하여 제 2 활성영역을 한정하는 공정과, 상기 제 1 활성영역 상에 게이트산화막 및 게이트를 형성하는 공정과, 상기 필드산화막 및 게이트를 마스크로 사용하고 제 1 및 제 2 활성영역에 제 1 도전형의 제 1 및 제 2 불순물영역을 형성하는 공정과, 상술한 구조의 전 표면에 층간절연막을 형성하고 상기 제 2 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 상기 제 2 활성영역과 접촉하는 비트라인을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 필드산화막 형성 후 제 1 활성영역과 함께 T자 형상을 제 2 활성영역으로 이루어지는 활성영역을 제외한 필드영역의 필드산화막 하부에도 제 1 도전형의 채널스토퍼를 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
  3. 제 2 항에 있어서, 상기 채널스토퍼를 상기 제 1 활성영역과 제 2 활성영역 상에 감광막을 형성한 후 이온 주입하여 형성하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서, 상기 이온을 50KeV ∼ 1MeV의 에너지로 주입하는 반도체장치의 제조방법.
  5. 제 1 도전형의 반도체기판 상에 제 1 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 제 1 활성영역 상에 게이트산화막 및 게이트를 형성하는 공정과, 상기 필드산화막 및 게이트를 마스크로 사용하고 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상술한 구조의 전 표면에 층간절연막을 형성하는 공정과, 상기 제 1 활성영역과 함께 T자 형상을 제 2 활성영역 상의 층간절연막 및 필드산화막을 제거하여 반도체기판을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 상기 반도체기판과 접촉하는 비트라인을 형성하고 비트라인에 도핑된 제 2 도전형의 불순물을 확산시켜 제 1 불순물영역과 전기적으로 연결되는 제 2 불순물영역을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서, 상기 필드산화막 형성 후 제 1 활성영역과 함께 T자 형상을 제 2 활성영역으로 이루어지는 활성영역을 제외한 필드영역의 필드산화막 하부에도 제 1 도전형의 채널스토퍼를 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
  7. 제 5 항에 있어서, 상기 접촉홀을 통해 상기 반도체기판의 상기 제 2 활성영역에 제 2 도전형의 불순물을 이온주입하여 제 2 불순물영역을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
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